《数字电路与逻辑设计》第10章-1

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,*,*,第,10,章可编程逻辑器件,PLD,:,P,rogrammable,L,ogic,D,evice,1,概述,每个器件的逻辑规模小，功耗相对比 较大，用其构成的系统布线复杂，占 用,PCB,( Printed Circuit Board),板面积大,。,按逻辑功能数字电路可分为,:,1.,通用型,: TTL74,系列、,CMOS4000,系列等,2.,专用型：,把系统的全部或部分模块集成在一个芯片内，称为,专用集成电路,ASIC,(Application Specific Integrated Circuit),。可以降低功耗、提高系统的可靠性、保密性及工作速度。,2,ASIC,是一种由用户定制的集成电路。又可以分为,全定制电路和半定制电路。,半定制电路：,首先由制造厂制成标准的半成品，然后由制造厂根据用户提出的逻辑要求，再对半成品进行加工，实现 预定的数字系统芯片。,全定制电路：,制造厂按用户提出的逻辑要求，专门设计和制造的芯片。这类芯片专业性强，适合在大批量定性生产的产品中使用。常用的有电子表机芯、存储器、中央处理器,CPU,芯片等。,3,硬件的软化设计,随着集成电路制造工艺和编程技术的提高，早期的半定制电路的设计和编程都离不开制造厂。,从,20,世纪,70,年代末开始，发展了一种称为可编程逻辑器件（,PLD,）,的,半定制芯片,。,PLD,芯片内的硬件资源和连线资源也是由制造厂生产好的，但用户可以借助功能强大的设计自动化软件（也称设计开发软件）和编程器，进行设计编程，实现所希望的数字系统。,PLD,的出现,4,中小规模可编程器件,可编程器件外形图,5,PLD,的开发流程图,算法设计和电路划分,图形输入和文本输入,编译和逻辑仿真,设计实现,目标文件下载,6,可编程器件的下载方式,通用编程器,7,接,计算机并口,用,下载电缆下载示意图,用专用下载电缆下载（,JTAG,标准口）,8,10.2 PLD,的基本结构,一、,PLD,实现各种逻辑功能的依据,在数字系统设计中，任何组合逻辑函数都能用“与,或”式表达，从而可用“与”门和“或”门实现，而任何时序电路都是由组合电路加上存储元件（,FF,）,构成的，这就是,PLD,实现各种逻辑功能的,理论依据,。,ISP,和,CPLD,的内部电路就是依据这一原理设计的。其总体结构如图,10.2.1,所示。,9,二、传统,PLD,的总体结构,图,10.2.1,传统,PLD,的总体结构,输出,电路,输入,电路,与,阵列,或,阵列,外部,数据,输入,数据,输出,输入项,乘积项,和项,反馈,组合电路,存储电路,X,1,X,j,Z,1,Z,k,Q,1,Qm,W,1,W,l,X,Q,Z,W,图,6.1.1,时序电路的结构框图,10,10.3 PLD,的表示方法,1,、互补缓冲电路,1,A,A,A,A,A,A,2.,固定连接,3.,编程连接,4.,断开（被擦除）,11,5.,与逻辑,Z=ACE,&,A,B,C,D,E,Z=A+C+E,6.,或逻辑,A,B,C,D,E,7,、多路选择器,00,01,10,11,A,B,C,D,C,0,F,C,1,12,10.4 PLD,的分类,一、,PLD,的集成度分类,图,10.4.1 PLD,的,密度分类,可编程逻辑器件,PLD,低密度可编程逻辑器件,LDPLD,高密度可编程逻辑器件,HDPLD,PROM,PLA,PAL,GAL,CPLD,FPGA,13,分 类,与,阵列,或阵列,输出电路,出现年代,PROM,固定,可编程,固定,70,年代初,PLA,可编程,可编程,固定,70,年代中,PAL,可编程,固定,固定,70,年代末,GAL,可编程,固定,可配置,80,年代初,1.,低密度可编程逻辑器件,(LDPLD:,Low-Density PLD,),输出,电路,输入,电路,与,阵列,或,阵列,外部,数据,输入,数据,输出,输入项,乘积项,和项,反馈,14,(1) PROM,可编程只读存储器,I,2,I,1,I,0,O,2,O,1,O,0,与阵列,(,固定,),或阵列,(,可编程,),缺点：,只能实现标准与或式,芯片面积大,利用率低,不经济,用途：,存储器,函数表,显示译码电路,(,P,rogrammable,R,ead,O,nly,M,emory）,15,(2) PLA,可编程逻辑阵列,I,2,I,1,I,0,O,2,O,1,O,0,与阵列,(,可编程,),或阵列,(,可编程,),优点：,与阵列、或阵列,都可编程,能实现最简与或式,缺点：,价格较高,资源利用率不高,(,P,rogrammable,L,ogic,A,rray),16,(3) PAL,可编程阵列逻辑,I,2,I,1,I,0,O,2,O,1,O,0,与阵列,(,可编程,),或阵列,(,固定,),优点：,速度高,价格低,采用编程器现场,编程,缺点：,输出方式固定,一次编程,(,P,rogrammable,A,rray,L,ogic),17,(4) GAL,通用阵列逻辑,I,2,I,1,I,0,O,2,O,1,O,0,与阵列,(,可编程,),或阵列,(,固定,),优点：,具有,PAL,的功能,采用逻辑宏单元,使输出自行组态,功能更强，使用,灵活，应用广泛,(,G,eneric,A,rray,L,ogic),18,2.,高密度可编程逻辑器件,(HDPLD:,High-Density PLD,),(1)CPLD (,Complex PLD,),20,世纪,80,年代中。,20,世纪,80,年代中。,(2) FPGA(,Field Programmable Gate Array,),结构与,LDPLD,不同，通常采用一系列独立的可编程逻辑模块阵列组成，通过布线资源将其连接。,C,B,A,C,B,A,19,二、,PLD,的制造工艺分类,1.,一次性编程的,PLD,2.,紫外线可擦除的,PLD(EPLD),20min ,几十次。,3.,电可擦除的,PLD(EEPLD),10ms,上千次。,4.,采用,SRAM,结构的,PLD,无限次。,（熔丝、反熔丝,工艺）,（,EPROM,工艺）,（,E,2,PROM,、,Flash,工艺）,（,SRAM,工艺）,20,10.5,可编程逻辑阵列,PLA,一、,PLA,基本结构,图,10.4.1,PLA,的基本结构,&,1,21,二、,PLA,应用举例,例 用,PLA,器件实现函数,解,：用,PLA,器件实现，需,3,个输入端，,2,个输出端。,用,卡诺图法化简，得出,F,1,、,F,2,的最简与或式：,相应的实现电路如图,10.5.2,所示。,22,图,10.5.2,用,PLA,实现组合函数的设计,&,1,23,与,阵,列,或,阵,列,A,3,A,2,A,1,A,0,D,3,D,2,D,1,D,0,例：试用,PLA,实现,4,位二进制码到,Gray,码的转换。,解：利用卡诺图化简得最简与或式：,24,时序型,PLA,基本结构图,PLA,的与或阵列只能构成组合逻辑电路，若在,PLA,中,加入触发器,则可构成时序型,PLA,，实现,时序逻辑电路,。,与阵列,或阵列,X,1,X,n,触发器,Z,1,Z,m,W,1,W,l,Q,k,Q,1,25,1 1 1 0 0 0,0 1 0,1 0 0,例：试用,PLA,和,JK,触发器实现,2,位二进制可逆计数器。当,X=0,时，进行加法计数；,X,=1,时，进行减法计数。,解：,X,为控制信号，,Y,为进位（借位）输出信号。,X,/,Y,Q,2,Q,1,00,11,10,0,/,0,1,/,0,1,/,1,1,/,0,1,/,0,0,/,0,0,/,1,0,/,0,01,0 0 0 0 0 1,0 1 0,0 1 1,1 0 0,1 0 1,1 1 0,1 1 1,0 1 0 1 0 0,1 1 0,0 0 1,画状态图,列状态转移表,26,求状态、驱动和输出方程,比较得激励方程：,27,画阵列图,1J,C1,1K,1J,C1,1K,X,1,CP,Q,1,Q,2,Y,28,10.6,可编程阵列逻辑,PAL,除了具有与阵列和或阵列以外，还有输出和反馈电路：,专用输出结构,可编程输入,/,输出结构,寄存器输出结构,异或输出结构,29,图,10.6.1,PAL,器件的基本电路结构,&,1,30,图,10.6.2,专用输出,结构,&,&,1,1,特点：或非门输出或互补输出,目前常用的产品有,PAL10,H,8(10,输入，,8,输出，,高电平输出有效,),、,PAL10,L,8,、,PAL16,C,1(16,输入，,1,输出，,互补型输出,),等。,31,图,10.5.3,可编程输入,/,输出,结构,1,这种结构的或门输出经过三态输出缓冲器，可,直接送往输出,，也可再经互补输出的缓冲器,反馈,到与阵列输入。即它,既可作为输出用，也可作为输入用,。用于,实现复杂的组合逻辑电路,。,32,图,10.6.4,寄存器输出结构,&,1,增加了,DFF,整个,PAL,的所有,DFF,共用一个时钟和输出使能信号。,可构成,同步时序,逻辑电路,目前常用的产品有,PAL16,R,4,、,PAL16R8(,R,表示寄存器输出型,),等。,33,图,10.5.5,异或输出,结构,&,&,=1,1,增加了,异或门,，使时序逻辑电路的,设计得到简化,。,目前常用的产品有,PAL20,X,4,、,PAL20,X,8(,X,表示异或输出型,),等。,34,例,1,：用,PAL,设计一个带使能端（低电平有效）的,2/4,线译码器，输出低电平有效。,解：使能输入：,EN,；,译码地址输入：,A,1,和,A,0,；,输出为：,Y,0,Y,1,Y,2,Y,3,。,由真值表可知：,Y,0,=,A,1,A,0,Y,1,=,A,1,A,0,Y,2,=A,1,A,0,Y,3,=A,1,A,0,最好选用低电平输出有效的专用输出结构或可编程,I/O,型,PAL,。由要求有使能输出，应选用带有三态输出的,PAL,器件。选用,PAL16L8,器件实现的简化示意如图：,35,1,1,EN,1,1,EN,1,1,EN,1,1,EN,1,1,1,EN,A,0,A,1,Y,0,Y,1,Y,2,Y,3,例,1,实现电路图,Y,0,=,A,1,A,0,Y,1,=,A,1,A,0,Y,2,=A,1,A,0,Y,3,=A,1,A,0,36,10.7,通用阵列逻辑,GAL,GAL,器件的输出端设置了可编程的,输出逻辑宏单元,OLMC,（,Output Logic Macro Cell,），通过编程可以将,OLMC,设置成不同的输出方式。这样同一型号的,GAL,器件可以实现,PAL,器件所有的各种输出电路工作模式，即取代了大部分,PAL,器件， 因此称为,通用可编程逻辑器件,。,GAL,器件分两大类：,1,、普通型,GAL,，其与或阵列结构与,PAL,相似，如,GAL16,V,8,（,V,表示输出方式可变,）、,GAL20V8,、,ispGAL16Z8,都属于这一类；,2,、新型,GAL,，其与或阵列均可编程， 与,PLA,结构相似，主要有,GAL39V8,。,37,1. GAL16V8,的内部结构图,1,个选通信号输入,反相,器,8,个三态输出缓冲反相器,8,个输入缓冲器,1,个时钟输入缓冲器,20,个引脚的器件；,8,个输出反馈,/,输入缓冲器,8,8,个与门,可实现,16,个输入变量,38,1.,8,8,个与门，可实现,64,个乘积项,(,Product Term,),。,2.,每个与门有,32,个输入端（每个乘积项可包含,16,个变量）。,3.,每个输出端最多只能包含,8,个乘积项，当表达式逻辑化简后，乘积项数多于,8,个时，则必须适当拆开，再分配给另一个,OLMC,。,4.,最多有,16,个引脚作为输入端（指,16,个输入变量，,CLK,不,属于输入变量），最多有,8,个引脚作为输出端。,39,二、输出逻辑宏单元（,OLMC,）,1.,OLMC,的结构：,(1),8,输入的或门,(2),异或门：控制输出信号的极性,高电平有效,低电平有效,(3),DFF,(4),4,个多路选择器,40,乘积项数据选择器,反馈数据选择器,三态数据选择器,输出数据选择器,41,表,10.7.1 FMUX,的控制功能表,AC,0,*,AC,1,(n),AC,1,(m),*,反馈信号来源,1,0,本,单元触发器,Q,端,1,1,本单元,I./O,端,0,1,邻,级,(m),输出,0,0,低,电平“,0”(,地,),1,1,1,1,1,0,1,0,1,1,0,0,0,1,1,0,1,0,0,0,1,0,0,0,I/O（n）,Q,来自邻级输出,(m),AC,0,AC,1,(n),AC,1,(m),42,2.GAL16V8,的结构控制字,GAL16V8,的各种配置由结构控制字确定。,图,10.7.3 GAL16V8,结构控制字的组成,32,位,乘积项禁止位,4,位,XOR(n),1,位,SYN,8,位,AC,1,(n),1,位,AC,0,4,位,XOR(n),32,位,乘积项禁止位,82,位,12,15,16,19,12,19,(n),(n),(n),PT,63,PT,32,PT,31,PT,0,43,3.,OLMC,的配置,1,EN,1,CLK,NC,NC,OE,NC,NC,来自邻级输出,(m),至另一个邻级,CLK,OE,(a),专用输入模式,44,(b),专用组合输出模式,1,EN,1,CLK,NC,OE,NC,=1,1,Vcc,XOR(n),NC,NC,NC,CLK,OE,45,1,EN,1,CLK,NC,OE,NC,=1,1,XOR(n),NC,CLK,NC,OE,来自邻级,输出（,m,）,OLMC(n),I/O(n),NC,来自与阵列,反馈,（,c,）,反馈组合输出模式,46,（,d,）,时序电路中的组合输出模式,1,EN,1,CLK,OE,=1,1,XOR（n）,CLK,OE,来自邻级,输出,(m),I/O(n),NC,来自与阵列,反馈,47,(e),寄存器输出模式,AC,0,=1,AC,1,(n)=0,48,(,e,),寄存器输出模式,1,EN,1,CLK,OE,=1,1,XOR(n),CLK,OE,来自邻级,输出（,m,）,I/O(n),NC,来自与阵列,反馈,OLMC(n),Q,D,Q,图,10.7.4 OLMC,的,5,种工作模式下的简化电路,49,移 位 寄 存 器,保 留,地 址 空 间,与,阵列,电子标签,与,阵列,电子标签,结 构 控 制 字,S,CLK,S,DI,S,DO,PT,63,PT,32,PT,31,PT,0,0,31,32,33,59,60,61,62,63,加密单元,备用,整体擦除,行地址,GAL16V8,行地址结构示意图,对应,64,个乘积项的编程信息，每列对应一个乘积项，共有,32,个原变量输入和反变量输入,(,含反馈,),。,用户可编程，用来配置,OLMC,的工作模式。,串行输入,串行输出,用于编程数据流的输入和校验,1,位，防止电路设计的非法抄袭,三、行地址结构,82,位,50,例,10.7.1,人的血型有,A,、,B,、,AB,、,O,型,4,种。输血时输血者的血型与受血者的血型必须符合图,10.7.6,所示的关系。试用,1,片,GAL16V8,设计一个逻辑电路，判断输血者的血型与受血者的血型是否符合上述规定。,解：,输血者血型,:X,1,、,X,2,，,受血者血型,:X,3,、,X,4,。,取值组合为,00,11,时，分别表示血型为,A,、,B,、,AB,、,O,型；,输出,F,：,F=1,时，表示血型相符，,否则，表示血型不符。,51,根据题意得到真值表为：,X,1,X,2,X,3,X,4,F,0,0,0,0,1,0,0,0,1,0,0,0,1,0,1,0,0,1,1,0,0,1,0,0,0,0,1,0,1,1,0,1,1,0,1,0,1,1,1,0,1,0,0,0,0,1,0,0,1,0,1,0,1,0,1,1,0,1,1,0,1,1,0,0,1,1,1,0,1,1,1,1,1,0,1,1,1,1,1,1,52,由真值表，经卡诺图法化简,X,3,X,4,X,1,X,2,00,01,11,10,00,1,1,01,1,1,11,1,1,1,1,10,1,X,1,X,2,X,3,X,4,F,0,0,0,0,1,0,0,0,1,0,0,0,1,0,1,0,0,1,1,0,0,1,0,0,0,0,1,0,1,1,0,1,1,0,1,0,1,1,1,0,1,0,0,0,0,1,0,0,1,0,1,0,1,0,1,1,0,1,1,0,1,1,0,0,1,1,1,0,1,1,1,1,1,0,1,1,1,1,1,1,53,NAME XUEXING;,PARTNO 2004-06-07-01 ;,REV V1.0;,DATE 2004-06-07;,DESIGNER YHX;,COMPANY NUMBERONE;,ASSEMBLY N0.1;,LOCATION 11-1;,/* INPUT PINS */,PIN1,2,3,4=X1,X2,X3,X4;,/* OUTPUT PINS */,PIN 19 = F;,/* LOGIC EQUATIONS */,F= !X1,/* END */,采用,CUPL,软件实现，用文本方式描述待设计电路的逻辑功能。建立设计输入文件（,xuexing.pld,）如下：,1 2 3 4 5 6 7 8 9 10,20 19 18 17 16 15 14 13 12 11,CLK,I1,I2,I3,I4,I5,I6,I7,I8,GND,Vcc,I/O7,I/O6,I/O5,I/O4,I/O3,I/O2,I/O1,I/O0,I9/OE,GAL16V8,54,熔丝图,0000, 0000,0011, 1010,对应,- - -, - ,共,64,行,0,31,SUPPER,L,编程器采用,下拉式菜单,技术和,多窗口,技术，人机界面良好，操作使用简单，我们以它为例进行编程介绍。,55,X,1,X,2,X,3,X,4,F,1,56,作业题,10.1,57,