位移位乘法器课件

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,位移位乘法器,*,K,X,康芯科技,实 验,（1）实验目的：,学习应用移位相加原理设计8位乘法器。,（2）实验原理：,该乘法器是由8位加法器构成的以时序方式设计的8位乘法器。,实验,8-1,移位相加8位硬件乘法器电路设计,位移位乘法器,实 验,其乘法原理是：,乘法通过逐项移位相加原理来实现，从被乘数的最低位开始，若为1，则乘数左移后与上一次的和相加；若为0，左移后以全零相加，直至被乘数的最高位。从图9-5的逻辑图及其乘法操作时序图图9-4（示例中的相乘数为9,FH,和,FDH ）,上可以清楚地看出此乘法器的工作原理。图9-5中，,START,信号的上跳沿及其高电平有两个功能，即16位寄存器清零和被乘数,A7.0,向移位寄存器,SREG8B,加载；它的低电平则作为乘法使能信号。,CLK,为乘法时钟信号。当被乘数被加载于8位右移寄存器,SREG8B,后，随着每一时钟节拍，最低位在前，由低位至高位逐位移出。当为1时，1位乘法器,ANDARITH,打开，8位乘数,B7.0,在同一节拍进入8位加法器，与上一次锁存在16位锁存器,REG16B,中的高8位进行相加，其和在下一时钟节拍的上升沿被锁进此锁存器。而当被乘数的移出位为0时，与门全零输出。如此往复，直至8个时钟脉冲后，最后乘积完整出现在,REG16B,端口。在这里，1位乘法器,ANDARITH,的功能类似于1个特殊的与门，即当,ABIN,为1时，,DOUT,直接输出,DIN，,而当,ABIN,为0时，,DOUT,输出全“00000000”。,实验,8-1,移位相加8位硬件乘法器电路设计,位移位乘法器,实验,8-1,移位相加8位硬件乘法器电路设计,电路原理,位移位乘法器,实验,8-1,移位相加8位硬件乘法器电路设计,位移位乘法器,实验,8-1,移位相加8位硬件乘法器电路设计,位移位乘法器,实验,8-1,移位相加8位硬件乘法器电路设计,位移位乘法器,实验,8-1,移位相加8位硬件乘法器电路设计,位移位乘法器,实 验,【例,8-32】,LIBRARY IEEE; - 8,位右移寄存器,USE IEEE.STD_LOGIC_1164.ALL;,ENTITY SREG8B IS,PORT ( CLK : IN STD_LOGIC; LOAD : IN STD_LOGIC;,DIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0);,QB : OUT STD_LOGIC );,END SREG8B;,ARCHITECTURE behav OF SREG8B IS,SIGNAL REG8 : STD_LOGIC_VECTOR(7 DOWNTO 0);,BEGIN,PROCESS (CLK, LOAD),BEGIN,IF LOAD = 1 THEN REG8 = DIN;,ELSIF CLKEVENT AND CLK = 1 THEN,REG8(6 DOWNTO 0) = REG8(7 DOWNTO 1);,END IF;,END PROCESS;,QB = REG8(0); -,输出最低位,END behav;,实验,8-1,移位相加8位硬件乘法器电路设计,位移位乘法器,实 验,【例,8-33】,LIBRARY IEEE; -8,位加法器,USE IEEE.STD_LOGIC_1164.ALL;,USE IEEE.STD_LOGIC_UNSIGNED.ALL;,ENTITY ADDER8 IS,PORT(B, A : IN STD_LOGIC_VECTOR(7 DOWNTO 0);,S : OUT STD_LOGIC_VECTOR(8 DOWNTO 0) );,END ADDER8;,ARCHITECTURE behav OF ADDER8 IS,BEGIN,S = 0,END behav;,实验,8-1,移位相加8位硬件乘法器电路设计,位移位乘法器,实 验,【例,8-34】,LIBRARY IEEE; -1,位乘法器,USE IEEE.STD_LOGIC_1164.ALL;,ENTITY ANDARITH IS -,选通与门模块,PORT ( ABIN : IN STD_LOGIC;,DIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0);,DOUT : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) );,END ANDARITH;,ARCHITECTURE behav OF ANDARITH IS,BEGIN,PROCESS(ABIN, DIN),BEGIN,FOR I IN 0 TO 7 LOOP -,循环，完成8位与1位运算,DOUT(I) = DIN(I) AND ABIN;,END LOOP;,END PROCESS;,END behav;,实验,8-1,移位相加8位硬件乘法器电路设计,位移位乘法器,实 验,【例,8-35】,LIBRARY IEEE; -16,位锁存器/右移寄存器,USE IEEE.STD_LOGIC_1164.ALL;,ENTITY REG16B IS,PORT ( CLK,CLR : IN STD_LOGIC;,D : IN STD_LOGIC_VECTOR(8 DOWNTO 0);,Q : OUT STD_LOGIC_VECTOR(15 DOWNTO 0) );,END REG16B;,ARCHITECTURE behav OF REG16B IS,SIGNAL R16S : STD_LOGIC_VECTOR(15 DOWNTO 0);,BEGIN,PROCESS(CLK, CLR),BEGIN,IF CLR = 1 THEN R16S 0) ; -,清零信号,ELSIF CLKEVENT AND CLK = 1 THEN -,时钟到来时，锁存输入值，并右移低8,R16S(6 DOWNTO 0) = R16S(7 DOWNTO 1); -,右移低8位,R16S(15 DOWNTO 7) = D; -,将输入锁到高8位,END IF;,END PROCESS;,Q = R16S;,END behav;,实验,8-1,移位相加8位硬件乘法器电路设计,位移位乘法器,实 验,（3）实验内容1：,根据给出的乘法器逻辑原理图及其各模块的,VHDL,描述，在,MAX+plusII,上完成全部设计，包括编辑、编译、综合和仿真操作等。以87,H,乘以,F5H,为例，进行仿真，对仿真波形作出详细解释，包括对8个工作时钟节拍中，每一节拍乘法操作的方式和结果，对照波形图给以详细说明。,（4）实验内容2：,编程下载，进行实验验证。实验电路可选择附图1-3，8位乘数和被乘数可分别用键2、键1、键4和键3输入；16位乘积可由4个数码管显示；用键8输入,CLK，,键7输入,START。,详细观察每一时钟节拍的运算结果，并与仿真结果进行比较。,实验,8-1,移位相加8位硬件乘法器电路设计,位移位乘法器,实 验,实验,8-1,移位相加8位硬件乘法器电路设计,图,8-4 8,位移位相加乘法器运算逻辑波形图,位移位乘法器,实 验,（5）实验内容3：,乘法时钟连接实验系统上的连续脉冲，如,clock0，,设计一个此乘法器的控制模块，接受实验系统上的连续脉冲，如,clock0，,当给定启动/清0信号后，能自动发出,CLK,信号驱动乘法运算，当8个脉冲后自动停止。,（6）思考题：,用,MAX+plusII,进行优化设计后，具体说明并比较组合电路乘法器与本乘法器的逻辑资源占用情况和运行速度。,（7）实验报告：,根据例,8-32,至,8-35,，详细分析图,8-5,中个模块的逻辑功能，及其它们工作原理，详细记录并分析实验2和实验3的过程和结果，完成实验报告。,实验,8-1,移位相加8位硬件乘法器电路设计,位移位乘法器,实 验,实验,8-1,移位相加8位硬件乘法器电路设计,图,8-5 8,位乘法器逻辑原理图,位移位乘法器,