第三章组合逻辑电路Z1讲义课件

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,3-1,概述,3-2,组合逻辑电路分析和设计方法,3-3,几种常用的中规模组件,小结,第三章 组合逻辑电路,1,(2),学习常用的下列中规模集成模块的逻辑功能及应用,(3),了解电路中的竞争和冒险现象,(1),掌握,分析,和,设计,组合电路的基本方法,加法器 比较器 译码器 编码器 选择器 分配器,本章基本要求,2,3-1,概述,数字电路就结构和工作原理而言分为：,组合逻辑电路：,无记忆元件,时序逻辑电路：,有记忆元件,定义：,任何时刻的输出状态只取决于该时刻的输入状态，而与以前的状态无关。,3,组合电路,输入：,X,1,、,X,2,、,、,X,n,逻辑关系：,F,i,=,f,i,(,X,1,、,X,2,、,、,X,n,),i=(1,、,2,、,、,m,),特点：,电路由,逻辑门,构成；,不含记忆元件；,只有输入到输出的通路输出,无反馈,到输入的回路；,输出与电路,原来状态无关。,输出：,F,1,、,F,2,、,、,F,m,X,1,X,2,X,n,组合网络,组合电路方框图,F,1,F,2,F,m,4,组合电路的分析,组合电路的设计,组合逻辑电路中的竞争和冒险,3-2,组合电路的分析和设计,返回,5,分析的目的：确定已知逻辑电路功能,步骤：,1.,由给定的逻辑图逐级写出逻辑关系表达式,2.,用逻辑代数或卡诺图对逻辑代数进行化简,3.,列出输入输出真值表并得出结论，确定电路的功能,一、组合电路的分析,逻辑,表达式,逻辑,功能,真值表,组合逻,辑电路,化简或变换逻辑表达式,6,A B C F,0 0 0 0,0 0 1 0,0 1 0 0,0 1 1 1,1 0 0 0,1 0 1 1,1 1 0 1,1 1 1 1,真值表,因此该电路为,少数服从多数,电路，,称表决电路。,解：（,1,）由电路图得逻辑表达式,（,2,）由逻辑表达式得真值表,（,3,）功能分析：,多数输入变量为,1,，输出,F,为,1,；,多数输入变量为,0,，输出,F,为,0,。,例,1,试分析右图所示逻辑电路的功能,。,&,&,&,&,A,B,C,F,7,例,2,解：,(1),由电路图得 表达式,L,A,B,C,1,1,1,&,&,&,&,8,逻辑功能：三位奇偶校验电路 或三位判奇电路。,（,2,）列出 真值表,A,、,B,、,C,中一个或 三个为,1,时，输出为,1,，否则输出为,0,。,（,3,）分析功能,1,0,0,0,0,1,1,1,0,1,1,1,1,0,0,0,1,1,1,0,1,1,1,0,1,0,0,1,1,1,0,0,1,0,1,0,0,0,0,0,C,B,A,9,例,3,：,一个双输入端、双输出端的组合逻辑电路如图所示，分析该电路的功能。,逻辑功能：,解：,半加器,输 入,输 出,A,B,S,C,0,0,0,1,1,0,1,1,0 0,1 0,1 0,0 1,10,波形图分析法,A,B,C,=,AB,11,根据要求设计出实际逻辑电路的,步骤：,二、组合电路的设计,根据实际逻辑问题确定输入、输出变量，并定义逻辑状态的含义；,2.,根据输入、输出的因果关系，列出真值表；,3.,由真值表写出逻辑表达式，根据需要简化和变换逻辑表达式；,4.,画出逻辑图。,原则：,最简（要求所用器件的种类和数量都尽可能,少，且器件之间的连线也最少,),12,2.SSI,设计方法,以小规模集成电路为单元电路,要求,：,所用集成片种类、个数最少,例,1,个反相器，,2,个与门，,1,个或门,(,至少 两个芯片）,4,个与非门,(,一片,74LS00,即可）,1.,经典法,以单个门电路为基本单元,要求：,(1),所用门的个数最少,(2),每个门的输入端个数均最少,最简与或式,补充,三个集成片,一个集成片,组合电路的几种设计方法,13,使结构更紧凑，连线更少，工作更可靠，且可使设计工作量大为减少。,以后还有大规模、超大规模和可编程器件的设计，目前要求到中规模集成电路。,4.,在有多个输出端的电路的设计中，不能孤立地考虑每个输出函数的化简，而应综合考虑。,即：使各输出函数中有较多的同类项，以使整体电路化简。,如：后面要介绍的七段译码器。,3.MSI,设计方法,以中规模集成电路为设计单元电路,14,例,4,设计三人表决电路（,A,、,B,、,C,）。,每人一个按键，如果同意则按下，不同意则不按。结果用指示灯表示，多数同意时指示灯亮，否则不亮。,1.,首先指明逻辑符号取,“,0,”,、,“,1,”,的含义。,2.,根据题意列出真值表,。,真值表,三个按键,A,、,B,、,C,按下时为,“,1,”,，不按时为,“,0,”,。输出是,F,，,多数赞成时是,“,1,”,，否则是,“,0,”,。,15,画出卡诺图，,并化简。,A,BC,00,01,11,10,0,1,AB,AC,BC,4.,由逻辑表达式,画出逻辑图,&,1,&,&,A,B,B,C,F,（,1,）与或门实现,16,（,2,）与非门实现,17,实现功能：,I,0,=1,（,I,1,、,I,2,为,X,）,L,0,=1、L,1,=L,2,=0,（,1,）依题意列真值表,I,0,I,1,I,2,L,0,L,1,L,2,X X,1,0 0,0,1,X 0,1,0,0 0,1,0 0,1,0 0 0 0 0 0,（,2,）写出逻辑表达式,例,2,用,2,输入与非门和反相器设计一个,3,输入,(I,0,、,I,1,、,I,2,),、,三输出（,L,0,、,L,1,、,L,2,）,的信号排队电路。,I,0,=0、,I,1,=1,（I,2,为X）,L,1,=1、L,0,=L,2,=0,I,0,=I,1,=0、,I,2,=1,L,2,=1、L,0,=L,1,=0,18,（,3,）变换为与非,-,与非式（,2,输入与非门）,（,五级）,1,1,&,&,1,1,&,1,I,0,I,1,I,2,L,0,L,1,L,2,可用 一片,74LS00,（,四,2,输入与非门）,一片,74LS04,（,六门反相器）,或用 二片,74LS00,实现,实现,19,例3,某工厂有,A,、,B,、,C,三台设备，其中,A,和,B,的功率相等,，,C,的功率是,A,的两倍,。这些设备由,X,和,Y,两台发电机供电，发电机,X,的最大输出功率等于,A,的功率,，发电机,Y,的最大输出功率是,X,的三倍,。要求设计一个逻辑电路，能够根据各台设备的运转和停止状态，以最节约能源的方式启、停发电机。,解（,1,）逻辑抽象。,设备,A,、,B,、,C,运转为,1,，不运转为,0,；,发电机,X,、,Y,发电为,1,，不发电为,0,。,20,(2),列出真值表,(3),画出卡诺图，求输出,L,；,ABC,C,B,A,C,B,A,X,+,+,=,Y=AB+C,输 入,输 出,A,B,C,X,Y,0,0,0,0,0,1,0,1,0,0,1,1,1,0,0,1,0,1,1,1,0,1,1,1,0,0,1,0,1,0,0,1,0,1,0,1,0,1,1,1,21,4),画出逻辑图,ABC,C,B,A,C,B,A,X,+,+,=,Y=AB+C,22,例,4,试将,8421BCD,码转换成余,3BCD,码。,（,1,）真值表,8421,码 余,3,码,B,3,B,2,B,1,B,0,E,3,E,2,E,1,E,0,0 0 0 0 0 0 0 1 1,1 0 0 0 1 0 1 0 0,2 0 0 1 0 0 1 0 1,3 0 0 1 1 0 1 1 0,4 0 1 0 0 0 1 1 1,5 0 1 0 1 1 0 0 0,6 0 1 1 0 1 0 0 1,7 0 1 1 1 1 0 1 0,8 1 0 0 0 1 0 1 1,9 1 0 0 1 1 1 0 0,10 1 0 1 0,X X X X,11 1 0 1 1,X X X X,12 1 1 0 0,X X X X,13 1 1 0 1,X X X X,14 1 1 1 0,X X X X,15 1 1 1 1,X X X X,（,2,）画卡诺图,B,3,B,2,B,1,B,0,00,01,11,10,00,01,11,10,0,0,1,1,X,X,1,X,0,1,X,X,0,0,X,1,E,3,B,3,B,2,B,1,B,0,00,01,11,10,00,01,11,10,1,1,0,0,X,X,1,X,1,0,X,X,0,1,X,0,E,2,B,3,B,2,B,1,B,0,00,01,11,10,00,01,11,10,0,0,0,0,X,X,0,X,1,1,X,X,1,1,X,1,E,0,B,3,B,2,B,1,B,0,00,01,11,10,00,01,11,10,0,1,0,1,X,X,0,X,0,0,X,X,1,1,X,1,E,1,23,（,4,）电路图,（,3,）表达式,8421BCD码,B,3,B,2,B,1,B,0,8421BCD,码转换成余,3BCD,码的,逻辑电路,余,3,码,E,1,E,0,E,2,E,3,&,&,1,1,1,&,&,&,&,&,1,&,&,&,24,（一）冒险与竞争,1,.,竞争：,门电路的输入信号分别经不同路径，因而在不同时间到达的现象。,2.,冒险：,由于竞争而引起电路输出发生瞬间错误现象。表现为输出端出现了原设计中没有的窄脉冲，常称其为毛刺。,三、组合电路的竞争和冒险,A,L,t,pd,正干扰脉冲,A,&,1,G,1,G,2,25,（二）产生原因,A,L,1,(a),非门,50%,A,50%,L,t,pHL,t,pLH,(b),波形图,t,2,pLH,pHL,pd,t,t,+,=,门电路的传输延时,26,A,B,C,C,AC,BC,L,A=B=1,在或门输入端存在经不同路径到达的互补信号，当有延迟时,负干扰脉冲,例,1,：,27,1.,代数法：,观察代数式中是否在某种输入条件下，输出中有,、,或 的形式，则有竞争冒险。,例如：,(,当,B=0,，,C=1,时）,（三）竞争与冒险的判断,(,当,B=C=0,时）,28,如图所示电路的卡诺图两圈相切，故有竞争冒险。,A,B,C,00,01,11,10,0,1,0,0,1,1,1,1,0,0,两圈相切有竞争冒险,如函数卡诺图上为化简作的圈相切，且相切处又无其他圈包含，则可能有竞争冒险,。,2.,卡诺图法：,说明：,存在竞争现象只是出现冒险的必要条件，而非充要条件。即：有竞争，不一定有冒险。,29,四、冒险现象的消除,1.,消除互补变量,若直接根据这个逻辑表达式组成逻辑电路，则可能出现竞争冒险。,例如：,因为,B,=,C,=0,时，,将该式变换为 ，将,AA,消掉。根据这个表达式组成逻辑电路就不会出现竞争冒险。,30,如图所示卡诺图，只要在两圈相切处增加一个圈（冗余），就能消除冒险。,增加冗余圈克服冒险,C,B,A,00,01,11,10,0,1,0,0,1,1,1,1,0,0,B,A,C,00,01,11,10,0,1,0,0,1,1,1,1,0,0,两圈相切有冒险,增加冗余项可以解决每次只有单个输入信号发生变化时电路的冒险问题，却不能解决多个输入信号同时发生变化时的冒险现象，适用范围有限。,2.,增加冗余项,31,消除了,C,跳变时对输出状态的影响，从而消去了竞争冒险。,当,A=B=1,时，,图3.5.3,1,1,G,5,输出为,1,，,G,4,输出亦为,1,；,32,3.,输出端并联电容,420pF,如果逻辑电路在较慢速度下工作，为了消去竞争冒险，可以在输出端并联一电容器，其容量为,4,20,pF,之间。致使输出波形上升沿和下降沿变化比较缓慢，可对很窄的负跳变脉冲起到平波的作用。,在对波形要求较严格时，应再加整形电路。,33,编码器,译码器,数据选择器,数值比较器,算术运算电路,3-3,几种常用的中规模组件,34,一、编码器,(Encoder),所谓,编码,就是赋予选定的一系列二进制代码以固定的含义。,编码器：具有编码功能的逻辑电路。,功能：输入,m,位代码；输出,n,位,二进制,代码（,m,2,n,）,如,4,线,-2,线编码器：将输入的,4,个状态分别编成,4,个,2,位二进制数码输出；,如,8-3,编码器：将输入的,8,个状态分别编成,8,个,3,位二进制数码输出；,如,BCD,编码器：将,10,个输入分别编成,10,个,4,位,8421BCD,码输出。,35,编码器的分类：,普通编码器：,任何时候只允许一个编码输入信号有效，否则输出就会发生混乱。,优先编码器：,允许同时输入两个以上的有效编码信号。当同时输入几个有效编码信号时，优先编码器能按预先设定的优先级别，只对其中优先权最高的一个进行编码。,编码器的与分类,普通编码器,优先编码器,36,4,输入,二进制码输出,I,0,I,1,I,2,I,3,Y,1,Y,0,1,0,0,0,0,1,0,0,0,0,1,0,0,0,0,1,（,2,）逻辑功能表,编码器的输入为高电平有效,（,1,）逻辑框图,Y,1,Y,0,0,0,0,1,1,0,1,1,例,1,4/2,线编码器,37,Y,0,Y,1,&,&,&,&,1,1,1,1,I,0,I,1,I,2,I,3,1,1,（,3,）逻辑图,38,十个按键,输出代码,控制使能标志,例,2,键盘输入,8421BCD,码编码器,（,1,）逻辑图,39,（,2,）功能表,输 入,输 出,S,0,S,1,S,2,S,3,S,4,S,5,S,6,S,7,S,8,S,9,A,B,C,D,GS,1,1,1,1,1,1,1,1,1,1,0,0,0,0,0,1,1,1,1,1,1,1,1,1,0,1,0,0,1,1,1,1,1,1,1,1,1,1,0,1,1,0,0,0,1,1,1,1,1,1,1,1,0,1,1,0,1,1,1,1,1,1,1,1,1,1,0,1,1,1,0,1,1,0,1,1,1,1,1,1,0,1,1,1,1,0,1,0,1,1,1,1,1,1,0,1,1,1,1,1,0,1,0,0,1,1,1,1,0,1,1,1,1,1,1,0,0,1,1,1,1,1,0,1,1,1,1,1,1,1,0,0,1,0,1,1,0,1,1,1,1,1,1,1,1,0,0,0,1,1,0,1,1,1,1,1,1,1,1,1,0,0,0,0,1,该编码器为输入低电平有效,40,优先编码器,优先编码器的提出：,如果有两个或更多输入信号有效，将会出现输出混乱。,必须根据轻重缓急，规定好这些外设允许操作的先后次序，即优先级别。,识别多个编码请求信号的优先级别，并进行相应编码的逻辑部件称为优先编码器。,41,4,线,2,线优先编码器（设计）,（,1,）列出功能表,输 入,输 出,I,0,I,1,I,2,I,3,Y,1,Y,0,1,0,0,0,0,0,1,0,0,0,1,1,0,1,0,1,1,1,高,低,（,2,）写出逻辑表达式,（,3,）,自己画出逻辑电路,42,译码是编码的逆过程，即将某个二进制码翻译成特定的信号，即电路的某种状态,。,二、译码器,译码器的分类：,唯一地址译码器,代码变换器,将一系列代码转换成与之对应的有效信号。,将一种代码转换成另一种代码。,二进制译码器,二,十进制译码器,显示译码器,常见的唯一地址译码器：,43,译码输入 译码输出,a,1,a,0,y,0,y,1,y,2,y,3,0 0,1,0 0 0,0 1 0,1,0 0,1 0 0 0,1,0,1 1 0 0 0,1,2,位二进制译码器,译码输入 译码输出,a,1,a,0,y,0,y,1,y,2,y,3,0 0,0,1 1 1,0 1 1,0,1 1,1 0 1 1,0,1,1 1 1 1 1,0,2,位二进制译码器,（,一）,二进制译码器,二进制译码器输入输出满足：,m,=2,n,译码输入：,n,位,二进制,代码,译码输出,m,位：,一位为,1,，其余为,0,或一位为,0,，其余为,1,唯一地址译码器,44,当使能输入端,EI,为有效电平时，对应每一组输入代码，只有其中一个输出端为有效电平，其余输出端则为相反电平。,n,个输入端,1,个使能输入端,EI,2,n,个输出端,（,一）,二进制译码器,45,24,线译码器,功能表,输 入,输出,EI,A,B,Y,0,Y,1,Y,2,Y,3,H,H,H,H,H,L,L,L,L,H,H,H,L,L,H,H,L,H,H,L,H,L,H,H,L,H,L,H,H,H,H,H,L,46,逻辑图,1,&,Y,3,&,Y,2,&,Y,1,&,Y,0,EI,1,B,1,A,47,集成,138,译码器,(74LS138),G,1,G,2B,G,2A,A,B,C,1,1,1,1,1,1,&,&,&,&,&,&,&,&,Y,0,Y,1,Y,2,Y,3,Y,4,Y,5,Y,6,Y,7,1,&,3,个输入端,3,个控制端,8,个输出端,48,74138,集成译码器功表能,输 入,输 出,G,1,G,2A,G,2B,C,B,A,Y,0,Y,1,Y,2,Y,3,Y,4,Y,5,Y,6,Y,7,H,H,H,H,H,H,H,H,H,X,H,H,H,H,H,H,H,H,H,L,H,H,H,H,H,H,H,H,H,L,L,L,L,L,L,H,H,H,H,H,H,H,H,L,L,L,L,H,H,L,H,H,H,H,H,H,H,L,L,L,H,L,H,H,L,H,H,H,H,H,H,L,L,L,H,H,H,H,H,L,H,H,H,H,H,L,L,H,L,L,H,H,H,H,L,H,H,H,H,L,L,H,L,H,H,H,H,H,H,L,H,H,H,L,L,H,H,L,H,H,H,H,H,H,L,H,H,L,L,H,H,H,H,H,H,H,H,H,H,L,一个,3,线,8,线译码器能产生三变量函数的全部最小项。,基于这一点用该器件能够方便地实现三变量逻辑函数。,49,Z,Y,X,A,B,C,74138,Y,0,Y,1,Y,2,Y,3,Y,4,Y,5,Y,6,Y,7,&,F,+5V,G,1,G,2A,G,2B,74138,工作条件：,G,1,=1,，,G,2A,=G,2B,=0,例,用一个,3,线,8,线译码器实现函数,50,1,.,数字显示系统框图,显示器,脉冲信号,译码器,驱动器,计数器,2,.,显示器,(1),数码显示方式,、字形重叠式,、分段式,:,、点矩阵式：,记分牌、广告牌,(2),分类,(,按发光物质,),、半导体数码管,(LCD),、液体,(,晶,),显示器,(LED),、气体显示器,、荧光显示器,（二）数字显示译码器,51,(3,),分段式数码管,每一段由一个发光二极管组成。,分类：,共阳极,:,公共端接高电平，发光段接低电平即低电平亮。,共阳极显示器,共阴极显示器,共阴极,:,公共端接低电平，发光段接高电平即高电平亮。,v,cc,52,a,b,c,d,f,g,a b c d e f g,1 1 1 1 1 1 0,0 1 1 0 0 0 0,1 1 0 1 1 0 1,e,共阴极显示器,常用的是,七段显示器件,53,7448,七段显示译码器,A,B,C,a,g,b,.,.,.,LT,RBI,BI/RBO,7448,D,输出高电平有效，用来驱动共阴极显示器。,54,三、,数据分配器,数据分配器：相当于有多个输出的单刀多掷开关，将从一个数据源来的数据分时送到多个不同的通道上去的逻辑电路,。,数据分配器示意图,55,例：用译码器实现数据分配器,0,0,56,在多个通道中选择其中的某一路，或多个信息中选择其中的某一个信息传送数据总线上。其功能与数据分配器相反。,四、,数据选择器,A,0,A,1,D,3,D,2,D,1,D,0,W,控制信号,输入信号,输出信号,数据选择器类似一个多投开关。选择哪一路信号由相应的一组控制信号控制。,57,1,4,选,1,数据选择器,4,选,1,数据选择器,4,路数据输入端,2,位地址码输入端,使能信号输入端，低电平有效,1,路数据输出端,（,1,）逻辑电路,58,（,2,）数据选择器工作原理及逻辑功能,0 0,D,0,D,1,D,2,D,3,0 1,1 0,1 1,=1,0,输 入,输出,使能,地址,EI,B,A,Y,1,0,000D,0,001D,1,010D,2,011D,3,=0,功能表,59,74LS151,功能框图,2,、,74LS151,示意框图,输 入,输 出,使 能,选 择,Y,W,EN,C,B,A,H,X,X,X,L,H,L,L,L,L,D,0,L,L,L,H,D,1,L,L,H,L,D,2,L,L,H,H,D,3,L,H,L,L,D,4,L,H,L,H,D,5,L,H,H,L,D,6,L,H,H,H,D,7,3,、功能表,D,7,W,Y,EN,74LS151,D,6,D,5,D,4,D,3,D,2,D,1,D,0,C,B,A,60,输 入,输 出,使 能,选 择,Y,W,EN,C,B,A,H,X,X,X,L,H,L,L,L,L,D,0,L,L,L,H,D,1,L,L,H,L,D,2,L,L,H,H,D,3,L,H,L,L,D,4,L,H,L,H,D,5,L,H,H,L,D,6,L,H,H,H,D,7,3,、功能表,当,EN=0,时，,Y,表达式为,:,当,EN=1,时，,Y=0,，无效输出。,61,4,、数据选择器组成逻辑函数产生器,当,EN=0,时，输出,Y,的表达式为,:,控制,D,i,，,就可得到不同的逻辑函数。,a,、,将函数变换成最小项表达式,b,、,将使能端,EN,接低电平,c,、,地址信号,C,、,B,、,A,作为函数的输入变量,d,、,数据输入,D,0,D,7,作为控制信号,组成函数产生器的一般步骤,62,例试用,8,选,1,数据选择器,74LS151,产生逻辑函数,L=m,3,D,3,+m,5,D,5,+m,6,D,6,+m,7,D,7,5,、数据选择器,74LS151,的应用,解,将逻辑函数化为最小项表达式：,74151,的输出即为逻辑函数,L,。,D,3,=,D,5,=,D,6,=,D,7,=1，,D,0,=,D,1,=,D,2,=,D,4,=0，,当,63,能对两个,相同位数,的二进制数进行比较，并判断其大小的,逻辑电路。,1,1,位数值比较器,（,A,、,B,都是一位二进制数）,五、数值比较器,B,A,1,0,0,1,1,0,0,1,0,1,0,1,0,1,0,1,0,0,0,0,F,AB,F,AB,F,A=B,B,F,A,B,F,A,=B,64,将两个,2,位二进制数,A,1,A,0,、,B,1,B,0,进行比较：,真值表,逻辑表达式,逻辑图,0,0,1,0,1,0,1,0,0,A,0,B,0,A,0,B,0,A,0,=,B,0,A,1,=,B,1,A,1,=,B,1,A,1,=,B,1,0,1,0,A,1,B,1,F,A=B,F,AB,A,0,B,0,A,1,B,1,输 出,输 入,表,4.4.2,当高位（,A,1,、,B,1,）,不相等时，无需比较低位（,A,0,、,B,0,），,两个数的比较结果由高位比较的结果决定。,当高位相等时，两数的比较结果由低位比较的结果决定。,F,AB,=(A,1,B,1,)+(A,1,=B,1,)(A,0,B,0,),F,A=B,=(A,1,=B,1,)(A,0,=B,0,),F,AB,=(A,1,B,1,)+(A,1,=B,1,)(A,0,B,0,),两位数值比较器逻辑图,2.2,位数值比较器,65,多位数值比较器的设计原则,先从高位比起,高位不等时，数值的大小由高位确定。,3.,多位数值比较器,若高位相等,则再比较低位数,比较结果由低位的比较结果决定。,66,（一）加法器的工作原理,1,半加器,不考虑来自低位的进位信号，两个,1,位二进制数相加给出和数和进位数的电路。,C,S,B,A,CO,真值表,0,1,1,0,1,0,1,1,0,1,0,1,0,0,0,0,C,S,B,A,逻辑图,逻辑式,符号,AB,C,=,B,A,B,A,B,A,=,+,S,=,六、算术运算电路,=1,A,&,B,S,C,67,2.,全加器（,Full Adder,）,全加器的真值表,逻辑表达式,1,1,1,0,1,1,1,0,1,0,0,1,1,1,0,0,1,0,1,0,0,1,1,1,0,1,0,0,1,1,0,0,1,0,1,0,0,0,0,0,C,i,S,i,C,i-1,B,i,A,i,全加器真值表,全加器能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位信号。,68,2.,全加器（,Full Adder,）,全加器的真值表,逻辑表达式,逻辑图,采用包围,0,的方法进行化简得,：,逻辑图,69,2.,全加器（,Full Adder,）,全加器的真值表,逻辑表达式,逻辑图,70,由两个半加器构成一个全加器,71,用全加器实现,4,位二进制数相加。,和,进位,B,0,C,O1,S,0,C,I0,A,0,CO,CI,B,1,C,O2,S,1,A,1,CO,CI,B,2,C,O3,S,2,A,2,CO,CI,B,3,C,O4,S,3,A,3,CO,CI,四位串行进位加法器,串行进位加法器,特点：结构简单，运算速度较慢。,如何解决？,采用超前进位加法器。,见书,P,159,由低位产生的进位信号作为高一位的输入信号,进位信号逐级传递。,（二）,多位加法器,C,I0,=0,72,（三）减法运算电路,补码和反码的关系式,:N,补,=N,反,+1,。,在实际应用中，通常是将减法运算变为加法运算来处理，即采用加补码的方法完成减法运算。,1.,反码和补码,这里只讨论数值码，即数码中不包括符号位。,原码,自然二进制码,反码,将原码中的所有,0,变为,1,，所有,1,变为,0,后的代码。,反码与原码的一般关系式：,N,反,=,（,2,n,1,）,N,原,补码,N,补,=2,n,N,原,原码：,0 0 0 1 0 1,反码：,1 1 1 0 1 0,1 1 1 1 1 1,补码：,1 1 1 0 1 1,73,A-B=A,B+,2,n,2,n,2.,由加补码完成减法运算,=,A,+2,n,B,2,n,B,补,=,A+(B,反,+1)2,n,示意图,借,位,信,号,C,1,1,S,3,S,2,S,1,S,0,D,3,D,2,D,1,D,0,V,1,1,1,1,C,3,A,0,1,B,0,A,1,A,2,A,3,B,3,B,2,B,1,A,0,B,0,A,1,A,2,A,3,B,3,B,1,B,2,四位加法器,例：,A,3,A,2,A,1,A,0,B,3,B,2,B,1,B,0,A,B,),B,反,由,B,经反相器实现,)C,1,置1,)C,3,经反相器作为借位信号,V,实现,2,n,运算,实现,B,补,最高位的进位信号为,1,时，与,2,n,的差为,0,够减！,进位信号为,0,时，与,2,n,的差为,1,需向高位发出借位信号。,74,用全加器采用加补码完成减法运算,1,）,A,B,0,的情况,1 0 1 0 0,0 0 1 0 0,补码和反码的关系式,:N,补,=N,反,+1,。,进位反相,借位,2,）,A,B,0,的情况,0 1 1 0 0,借位,1 1 1 0 0,进位反相,0 1 0 1,-0 0 0 1,0 1 0 0,0 0 0 1,-0 1 0 1,-0 1 0 0,结果表明，在,AB,0,时，借位信号为,0,，所得的差就是差的原码。,在,A,B,0,时，借位信号为,1,，所得的差是差绝对值的补码。,A=0101 B=0001,A=0001 B=0101,75,减法运算的原理,完成,A,与,B,的补码相加,完成不同情况的差值处理：,1 0 1 0 0,0 1 1 0 0,借位信号为,0,时，差值为正数，电路以原码形式输出，全加器,2,的输入加,0000,。,0 1 0 0,+0 0 0 0,借位信号为,1,时，差值为负数，需再将求补得差值原码，即求反加,1,。,0 0 1 1,+1,0 1 0 0,A,B,0,A,B,0,A=0101,B=0001,A=0001,B=0101,76,由,N,补,=2,n,-,N,原,=,N,反,+1,可知：,N,原,=2,n,-,N,补,即：补码再求补得原码,.,（,1,）求补相加的差值,D,3,D,0,分别输入到异或门的一个输入端，其另一输入端由借位信号,V,控制，,V,同时送到,C,-1,端。,（,2,）异或门的输出接加法器,的输入,B,3,B,0,，而,A,3,A,0,接地。,则，要求差值均为原码输出，需加由符号位决定的求补电路：,借位信号,V,D,0,D,1,D,2,D,3,C,A,0,B,0,A,1,B,1,A,2,B,2,A,3,B,3,四位加法器,S,0,S,1,S,2,S,3,借位信号,=1,=1,=1,=1,C,1,1,A,0,B,0,A,1,B,1,A,2,B,2,A,3,B,3,四位加法器,S,0,S,1,S,2,S,3,D,0,D,1,D,2,D,3,A,1,B,1,A,2,B,2,A,3,B,3,A,0,B,0,1,C,3,1,1,1,1,返回,77,加法器、减法器、比较器、译码器、编码器、数据选择器和数据比较器等电路。,任何时刻的输出仅决定于当时的输入，与电路原来的状态无关。它由基本门构成，不含存贮电路和记忆元件，且无反馈线。,根据已经给定的逻辑电路，描述其逻辑功能。,根据设计要求构成功能正确、经济、可靠的电路。,（,1,）组合电路,（,2,）组合电路的分析,（,3,）组合电路的设计,（,5,）典型的组合逻辑电路,（,4,）组合逻辑电路中的竞争和冒险,小结,返回,78,