第1章EDA技术概述教材课件

,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,*,第,1,章,EDA,技术概述,当今数字电子技术得到了飞速发展，有力地推动和促进了社会生产力和社会信息化的提高。数字电子技术逐步渗透到人类生活的各个领域。从消费电子产品、工业自动化设备到航天技术都能看到数字电子技术的身影。在技术发展的同时，电子产品的设计方式也发生了巨大的改变，采用,EDA,（电子设计自动化）技术成为数字电子设计的主要方式。,1.1 EDA,技术及发展,数字电子技术工程师现在正面临前所未有的挑战。一方面，电子公司要求工程师在更短的时间里，使用更少的资源来设计新产品，而且性能要比竞争产品好。另一方面，技术变化非常快，不同的客户有完全不同的需求，要求更具个性化的产品。因此，,EDA,技术应运而生，成为很好解决以上“所有”问题的技术选择。,1.1.1,何谓,EDA,技术,EDA,技术是一门迅速发展的新技术。它以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具。它能用软件的方式设计的电子系统，自动完成硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，最后在特定的目标芯片中完成适配编译、逻辑映射、编程下载等工作，形成集成电子系统或专用集成芯片。利用,EDA,技术进行电子系统的设计具有以下几个特点：,用软件的方式设计硬件；,用软件方式设计的系统到硬件系统的转换是由有关的开发软件自动完成的；,设计过程中可用有关软件进行各种仿真；,系统可现场编程，在线升级；,整个系统可集成在一个芯片上，体积小、功耗低、可靠性高。因此，,EDA,技术是现代电子设计的发展趋势。,1.1.2,基于大规模可编程逻辑器件的数字系统设计,现代数字系统设计相当多的部分是基于大规模可编程逻辑器件的，这是因为基于大规模可编程逻辑器件的设计具有面市时间快、灵活性大、可定制解决方案、开发成本低和现场更新能力等优点。工程师首先对系统或者设计进行构思，然后在计算机上采用高级语言来描述这一构思（,Verilog HDL,语言或者,VHDL,语言），设计出软件代码。,1.2,可编程逻辑器件的发展简介,在早期的数字逻辑设计中，设计人员在电路板或者面包板上把多个芯片连在一起构成系统。每个芯片包括一个或者多个逻辑门（如,NAND,、,AND,、,OR,或者非门），或者简单逻辑结构（如触发器和复用器等）。上世纪,60,和,70,年代的很多设计都采用德州仪器的,7400,系列,TTL,，即晶体管,-,晶体管逻辑器件。设计,TTL,时，其目的一般是以尽量少的芯片来实现设计，以降低成本，减小电路板面积。而且，还需要尽量采用已有的器件来进行设计。,1.2.1,逻辑设计基本流程,在实现逻辑功能时，首先要建立真值表，如表,1.1,所示。真值表列出了逻辑所有可能的输入以及输入组合可能产生的相关输出。对于,n,输入，有种可能的输入组合，这些都需要进行考虑。根据真值表，我们可以建立卡诺图，如图,1.3,所示。用卡诺图很容易建立简单的逻辑表达式。,A,B,C,D,Y,0,0,0,0,0,0,0,0,1,0,0,0,1,0,0,0,0,1,1,1,0,1,0,0,0,0,1,0,1,1,0,1,1,0,1,0,1,1,1,1,1,0,0,0,0,1,0,0,1,1,1,0,1,0,1,1,0,1,1,1,1,1,0,0,1,1,1,0,1,1,1,1,1,0,1,1,1,1,1,1,1.2.1,逻辑设计基本流程,1.2.2,可编程逻辑器件,PAL,思考一下逻辑功能实现的共性，如果把这些逻辑门和寄存器组合到一个器件中会怎样？从与门到或门，从或门到寄存器有固定的连接会怎样呢？更进一步，如果有一种方法来设置输入和与门之间的连接，以确定应使用哪些输入，以及在哪里使用，这又会怎样呢？,1.2.3,从,PAL,到,PLD,到复杂可编程逻辑器件,CPLD,PAL,之后是,PLD,，,PLD,和,PAL,器件非常相似，但是加入了一些其他特性，成为真正的可编程器件，而且更实用。该器件区别于简单,PAL,器件的主要进步是它含有全面可编程宏单元，以及可变乘积项分配。,1.2.3,从,PAL,到,PLD,到复杂可编程逻辑器件,CPLD,1.2.3,从,PAL,到,PLD,到复杂可编程逻辑器件,CPLD,1.2.4,从,CPLD,到,FPGA,的产生,CPLD,相对于老的,PLD,器件最大进步主要在于它能够在单个器件中容纳大量的逻辑。理论上，可以不断在,CPLD,中加入,LAB,，继续增加逻辑数量。但是，这样做需要有额外的,PI,布线，实现所有这些,LAB,的连接，其连接数量会指数增长，直到芯片管芯的连线数量超过了逻辑数量，这限制了容量的扩展。,1.2.5,在系统编程问题的解决,由于可编程逻辑器件越来越大，越来越复杂，器件本身编程也越来越复杂。对前面介绍的浮栅晶体管器件进行编程时，,PAL,或者,PLD,必须放在特殊的自动编程单元中，在正确的,I/O,引脚上加上正确的编程电压。这基本违背了在系统编程的理念，因为它需要把器件从电路板上拿下，放在编程单元中重新编程，或者在电路板上放一些特殊装置来进行编程。,1.3 FPGA,系统结构和资源,由于技术的进步，产生了百万级的,FPGA,，同时为了照顾用户的特殊需求，现在包含了四种可编程资源，即位于芯片内部的可编程逻辑单元（,LE,）、位于芯片四周的可编程,I/O,、分布在芯片各处的可编程布线资源和片内嵌入式存储器块,RAM,。也增加了嵌入式乘法器、锁相环的资源，如图,1.11,所示。,1.3.1,可编程逻辑单元（,LE,）,图,1.12,是一个典型的,LE,的结构图，,LE,包括,3,个主要部分：查找表（,LUT,）、进位逻辑和输出寄存器逻辑。,1.3.2,可编程布线,FPGA,器件中的布线通道看起来简单，但实际上提供更多的功能和互联。,FPGA,布线通道使器件资源能够与芯片任何地方的所有其他资源进行通信。老款的非,FPGA,器件是无法实现的。,FPGA,布线通道可以分成两类：本地互联以及行列互联。本地互联直接连接,LE,或者,LAB,中的,ALM,，邻近,LAB,之间进行最短连接，称为直接链路。另一类互联是行列互联。这类互联的长度固定，跨过一定数量的,LAB,，或者整个器件。,LAB I/O,可以连接到本地互联，实现高速本地操作，或者直接连接至行列互联，向芯片的其他部分发送数据。,1.3.3,可编程,I/O,FPGA I/O,控制功能含在阵列边沿的模块中，所有器件资源都可以通过,FPGA,布线通道使用该功能。,FPGA,中的,I/O,模块通常被称为,I/O,单元。,I/O,单元含有和老款,CPLD I/O,控制模块相同的基本功能，但是功能更丰富了，使,FPGA I/O,单元非常适合用于所有类型的设计。除了基本输入、输出以及双向信号，,I/O,引脚还支持多种,I/O,标准，包括多种最新的低电压高速标准。,1.3.4,嵌入式存储器,RAM,现代,FPGA,器件除了,LAB,之外还含有特殊的硬件模块。这些专用资源模块占用了阵列中一个或者多个模块，通过,FPGA,布线通道可以访问这些模块。这些专用资源通常在器件中以特殊行列模块的形式进行排列。存储器模块就是特殊的专用模块，可以配置为不同类型的存储器。,1.3.5,嵌入式乘法器,现代,FPGA,器件中另一类专用资源模块是嵌入式乘法器。嵌入式乘法器是高性能逻辑模块，能够完成乘法、加法和累加操作。它们可以替代,LUT,逻辑来提高设计中的算术性能。这对,DSP,设计非常有用。某些器件还具有高速收发器。这些,I/O,结构支持高速协议，传送速率达到每秒百兆位甚至千兆位。较高的传送速率一般用于通信和网络设备中。,1.3.6,时钟,由于,FPGA,是基于同步寄存器逻辑，因此，时钟和时钟控制结构是,FPGA,体系结构的重要组成部分。时钟基本上是高速扇出控制信号，,FPGA,器件有控制时钟信号应分配到哪里、时钟信号怎样到达目的地的硬件。所有,FPGA,器件都含有专用时钟输入引脚。,1.3.7,锁相环,如前所述，,PLL,是能够产生不同时钟域的结构，保证在生成的输出时钟之间斜移最小。,PLL,是可编程的，使设计人员很容易建立不同频率、占空比和相移的多种时钟域，用于整个设计中。,1.3.8 FPGA,与,CPLD,的对比,现在我们对比一下,CPLD,和,FPGA,的主要特性，提供一个简单参考，帮助确定某一设计适合采用哪类器件。,内部结构,CPLD,FPGA,基本逻辑组成,LAB,由宏单元构成,LAB,由,LE,和,ALM,构成,建立逻辑功能,乘积和,LUT,或,ALUT,逻辑布局,LAB,围绕全局互连,LAB,排列在网格阵列,互连,LAB,本地和全局,PI,LAB,本地和行,/,列,/,分段,/,整个芯片,板上,DSP,专用乘法器,/,加法器,/,累加器,板上存储器,存储器模块，可使用互连,编程技术,EPROM,、,EEPROM FLASH,SRAM,1.4 FPGA,的设计流程,FPGA,设计方法可以总结为一个简单的设计流程，,Altera,的,Quartus II,软件是全集成开发工具，完全支持这一设计流程。具体步骤如下：,（,1,）进行源文件的编辑和编译,。,（,2,）进行逻辑综合和优化,。,（,3,）进行目标器件的布线,/,适配,。,（,4,）目标器件的编程下载,。,（,5,）硬件仿真,/,硬件测试。,1.5,Altera,公司,FPGA,低成本器件,Syclone,Cyclone,器件是,Altera,公司在,2004,年,6,月推出的，采用,90nm,、低,k,值电解质工艺。其中的逻辑单元数量高达,68416,个，片内嵌入式存储器容量最多增加至,1.1MB,，用户,I/O,最多可达,622,个。这个系列的产品具有用户定义的功能、性能领先、低功耗、高密度和低成本的优势。,1.5.1,主要特性,Cyclone,器件可提供,4608,到,68416,个逻辑单元（,LE,），包括了嵌入式,1818,位乘法器、专用外部存储器接口电路、,4Kb,嵌入式存储器块、锁相环（,PLL,）和高速差分,I/O,等功能。表,1.4,所示为,Cyclone,FPGA,系列的特性。表,1.5,所示为,Cyclone,器件封装和用户,I/O,管脚数。表,1.6,列出了,Cyclone,器件的适用配置器件。,1.5.2,基于数字信号处理（,DSP,）应用,Cyclone,器件提供最多,150,个,1818,位的乘法器，可以实现通用数字信号处理（,DSP,）功能。与基于逻辑单元的乘法器相比，嵌入式乘法器性能更高，占用逻辑单元更少。,1.5.3,专用外部存储器接口,Cyclone,器件可以通过一个专用接口和双倍数据速率（,DDR,）,/DDR2,、单倍速率（,SDR,）,SDRAM,器件以及四倍数据速率（,QDR,）,SRAM,器件进行通信，保证快速可靠的数据传输，传输速率最高达到,668 Mbps,。表,1.7,给出了,Cyclone,支持的外部存储器接口。,存储技术,I/O,标准,最大总线宽,最大时钟速度,最大数据速率,SDR SDRAM,3.3 V LVTTL,72 bits,167 MHz,167Mbps,DDR SDRAM,2.5 V SSTL,Class,72 bits,167 MHz,334 Mbps,DDR2 SDRAM,1.8 V SSTL,Class,72 bits,167 MHz,334 Mbps,QDR,SRAM,1.8 V HSTL,Class,36 bits,167 MHz,668 Mbps,1.5.4,嵌入式锁相环,Cyclone,器件具备最多,4,个增强型锁相环（,PLL,），提供先进的时钟管理能力。例如，频率合成、可编程相移、外部时钟输出、可编程占空比、锁定检测、可编程带宽、输入时钟扩频和支持高速差分输入输出时钟信号。,1.5.5,单端,I/O,特性,Cyclone,器件支持单端,I/O,标准，如,LVTTL,、,LVCMOS,、,SSTL-2,、,SSTL-18,、,HSTL-18,、,HSTL-15,、,PCI,和,PCI-X,。表,1.9,列出了,Cyclone,器件内的单端,I/O,标准和所支持的性能。,I/O,标准,性,能,典 型 应 用,3.3/2.5/1.8 V LVTTL,167,通用,3.3/2.5/1.8/1.5 V LVCMOS,167,通用,3.3 V PCI,66,个人电脑（,PC,），嵌入式应用,3.3 V PCI-X,100,PC,，嵌入式应用,2.5/1.8 V SSTL Class I,167,存储器,2.5/1.8 V SSTL Class,133/125,存储器,1.8/1.5 V HSTL Class,167,存储器,1.8/1.5 V HSTL Class,100,存储器,1.5.6,差分,I/O,特性,与单端,I/O,标准相比，,Cyclone,器件的差分信号提供更好的噪音容限，产生更低的电磁干扰（,EMI,），并降低了功耗。表,1.10,列出了,Cyclone,器件内的差分,I/O,标准和所支持的性能。表,1.11,列出了,Cyclone,器件内差分数据通道的数量和所支持的性能。,I/O,标准,性,能,/Mbps,典 型 应 用,LVDS,805,（接收端），,622,（发送端）,芯片到芯片接口应用，背板驱动,Mini-LVDS,170,通用,RSDS,170,通用,LVPECL,150,只用于时钟输入,差分,HSTL,167,存储器,差分,SSTL,167,存储器,1.5.7,自动,CRC,检测,CRC,校验是用来确保数据可靠的技术，也是减少单一事件干扰（,SEU,）最好的选择之一。,Cyclone,器件提供片内,CRC,自动校验电路。因此，可以在设计中轻松地实现,CRC,而无需任何额外成本和复杂的外部逻辑。在配置过程中首先由器件完成,CRC,，然后由操作过程自动进行,CRC,校验。当错误发生时，,CRC_error,管脚会提示失败，并自动触发再配置操作。,1.5.8,支持,Nios,II,嵌入式处理器,最大的,Cyclone,器件内具有多达,68416,个,LE,，一个器件内可以实现多个,Nios,内核，每个内核都可以实现以下功能：,运行一个操作系统。,通过一个以太网连接提供远程升级和,FPGA,配置。,数据和,I/O,处理。,在,Cyclone,FPGA,内例化系统，如图,1.15,所示。,1.6,Altera,公司,FPGA,高成本器件,Stratix,器件,Altera,最新的,Stratix,器件系列是融合了最佳性能、最大密度和最低功耗的高端,FPGA,。,Stratix,FPGA,为下一代其站、网络基础设施和高级成像设备提供了高性能和高度集成功能。,Stratix,器件不但性能最好，而且具有最低的静态和动态功耗,比前代,FPGA,低,50%,，在这方面的特性包括：可编程功耗技术；可选内核电压（,0.9V,或者,1.1V,）；高级工艺和电路技术。,1.6.1,主要特性,Stratix,提供特性有：,提供了,47 500,到,338 000,个逻辑单元（,Les,）。,提供了,2 430kbits,到,20 497 kbits,的,TriMatrix,存储器，包括,3,种大小的,RAM,块，可实现真双口存储器和,FIFO,缓冲器。,具有嵌入式高速,DSP,块，可支持,99,位、,1212,位、,1818,位、,3636,位的乘法器（最高可达到,550MHz,），可实现乘法计算和有限冲击响应滤波器（,FIR,）。,可编程降耗技术，可以在提高芯片性能的同时减小功耗。,可选内核电压，由低压芯片（,L,系列）提供。,最大有,16,个全局时钟，,88,个局部时钟和,116,个外围时钟。,最大有,12,个锁相环（,PLL,），支持,PLL,重新配置、时钟切换、可编程带宽、频率合成和动态相移。,支持高速外部存储器接口，包括,DDR,，,DDR2,，,DDR3,，,SDRAM,，,RLDRAM,，,QDR,和,QDR+SRAM,，最大,24modular I/O banks,。,最多,1104,个用户,I/O,口，,24,个,I/O,块，支持大范围的工业,I/O,口标准。,动态（,OCT,）自动标定，支持所有的,I/O,块。,支持高速网络通信标准，包括,SPI-4.2,，,SFI-4,，,SGM,，,Utopia,，,10Gigabit Ethernet XSLL,，高速,I/O,和,NPSI,。,支持,Nios,嵌入式处理器。,表,1.12,给出了,Stratix,逻辑器件特性，表,1.13,给出了,Stratix,增强型器件特性。,1.6.2,体系架构,Stratix,FPGA,的核心结构建立在创新的逻辑单元之上,自适应逻辑模块（,ALM,）。这种核心结构与,MultiTrack,互联体系结构相结合，以很少的跳转实现高性能互联，使,Stratix,器件能够以非常父母的功耗，高效实现高速逻辑、算法和寄存器功能。,1.,逻辑阵列块（,LAB,）和自适应逻辑模块（,ALM,）,2.MultiTrack,互联线,1.6.3 TriMatrix,嵌入式存储器,Stratix,器件具有,TriMatrix,存储器包括,3,种大小的嵌入式,RAM,块，能够实现,Stratix,FPGA,设计的各种存储需求。,TriMatrix,存储器包括,640,位,MLAB,存储器模块（,LMABs,）、,9 kbits M9K,模块和,144 kbits M144K,模块。,1.6.4 DSP,块,Stratix,拥有性能最好的,DSP,模块，速度高达,550MHz,，具有,896,个,188,位的乘法器，支持可变位宽，支持基本乘法器、求和、累加、级联、取整、饱和以及桶形移位寄存器等功能。同时，改进的,TriMatrix,存储器的性能超过,600MHz,，存储器容量超过,20Mbits,，提供了,3,种,RAM,容量。,1.6.5,时钟网络和锁相环,Stratix,采用分级的时钟结构，拥有多个支持高级特性的锁相环（,PLL,），大量的时钟资源与丰富的,PLL,紧密结合，确保了最复杂的设计能够在最优的性能和最小的时钟偏移下运行。,1.6.6,高速,I/O,信号和接口,Stratix,器件,I/O,引脚所具有的系统级性能和灵活性实现了与多种器件的通信。,TimeQuest,、同时开关噪声（,SSN,）估算器和引脚规划器等知识产权（,IP,）内核和软件工具可以迅速实现集成，使用方便。表,1.16,介绍了,Stratix,器件的基本,I/O,特性。,1.,差分信号,2.,单端,I/O,信号,3.,高速外部存储器接口支持,特性,详细说明,所有,I/O,块支持,LVDS,侧面,I/O,块，,132,个全双工,1.25Gb/s,，真,LVDS,通道（,132Tx+132Rx,）,顶层和底层,I/O,块，,288,个伪低速,LVDS,通道,所有,I/O,块支持双倍数据速率（,DDR,）,每个,DQ,引脚后面为,31,个硬件,I/O,寄存器，实现同类最佳的,DDR,支持,顶层和底层,I/O,块达到,800Mb/s,（,400MHz,）,侧面,I/O,块达到,667Mb,s,-1,(333MHz),独立块,24,个独立,I/O,块，提供灵活高效的引脚,纵向移植通用结构,1.6.7,设计安全性,基于,SRAN,的,FPGA,具有易失性，需要在上电时将配置比特流从闪存或者配置器件送至,FPGA,。这种配置比特流在传输过程中会被截取，为保证设计安全性，,Altera Stratix,采用高级加密标准（,AES,）和,256,位密钥地配置比特流进行加密。,1.7,小结,本章对基于可编程逻辑器件的数字设计的基本知识做了概述。第一节介绍了,EDA,技术及其特点，使读者了解现在数字系统设计的方式；第二节介绍了可编程逻辑器件的发展历程，使读者了解可编程逻辑器件实现数字设计的基本思想；第三节介绍了,FPGA,的结构和内部资源；第四节大致介绍了基于,FPGA,的设计流程；第五节介绍了目前常见的两款低成本的,FPGA,芯片和高端的,FPGA,芯片，使读者对,FPGA,芯片的特性和功能有一定了解。,