可编程逻辑器件课件

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,14-2 可编程逻辑器件,一、概述,伴随电子器件的发展，在,VLSIC,（超大规模集成电路阶段）及,ASIC,（具有特定功能的专用集成电路）等阶段，出现了各类,PLD,（可编程逻辑器件）。,早期的,PLD,，只能实现简单的数字逻辑，主要有,PROM,（可编程只读存储器）、,EPROM,（紫外线可擦除只读除存储器）和,EEPROM,（电可擦除只读存储器）等。,14-2 可编程逻辑器件一、概述 伴随电子器,1,一、概述,随着,PAL,（可编程阵列逻辑）和,GAL,（通用阵列逻辑）的出现，其功能及内部逻辑单元的利用率有了明显改善，但还不能实现复杂的数字逻辑。,在PAL、GAL之后，出现了,复杂可编程逻辑器件,CPLD,（Complex Programmable Logic Device）和,现场可编程门阵列,FPGA,（Field Programmable Gate Array）等发展起来的大规模可编程器件。其单片逻辑门数已达到上百万，能够实现复杂的组合逻辑和时序逻辑，配合相应的开发软件和简单的编程接口即可实现“,在系统编程（ISP）,”。,一、概述 随着PAL（可编程阵列逻辑）和GAL,2,二、可编程逻辑的表示方法,如图所示是三输入,与,门,、,或,门,和,输入缓冲器,等效的可编程逻辑符号。,二、可编程逻辑的表示方法如图所示是三输入与门、或门和输入缓冲,3,下图所示是,门阵列,的三种连接方式，即,采用熔丝工艺,时的实现原理：,（,1,）,硬线连接,：是不可编程的固定连接点。,（2）,编程后连接,：通过编程方式已经实现（或保留）的连接点。,（3）,可编程连接,：这种连接点可以通过编程方式实现（或保留）,连接，但并未连接（或保留）。,二、可编程逻辑的表示方法,下图所示是门阵列的三种连接方式，即采用熔丝工艺时的实现原理：,4,三、可编程阵列逻辑（PAL）,PAL,是由可编程的,与,阵列,和固定的,或,阵列,组成,，其结构示意图如图所示。,三、可编程阵列逻辑（PAL）PAL是由可编程的与阵列和固定的,5,在图中，,与,阵列,的输出变量,m,0,m,5,为：,三、可编程阵列逻辑（PAL）,在图中，与阵列的输出变量m0m5为：三、可编程,6,或,阵列,的输出变量,Y,0,、Y,1,、Y,m,为：,三、可编程阵列逻辑（PAL）,或阵列的输出变量Y0、Y1、Ym 为：三、可编,7,改变,与,阵列,中的连接关系即可在,或,阵列,的输出端得到各种各样的组合逻辑输出结果。改变,与,阵列中连接关系的过程就是对,PAL,的编程过程。,可见,三、可编程阵列逻辑（PAL）,改变与阵列中的连接关系即可在或阵列的输出端得到各种各样的组合,8,用PAL器件（假定其,或,阵列由三输入,或,门组成）实现七段字形显示译码器。,例题,解,据,七段字形显示译码器的逻辑状态表,所示，其输出的发光段逻辑表达式为：,用PAL器件（假定其或阵列由三输入或门组成）实现七段字形显示,9,因为每个,或,门,只有三个输入，且,或,阵列,是不可通过编程改变的，所以应将每个,输出逻辑函数,简化为以下形式：,因为每个或门只有三个输入，且或阵列是不可通过编程改变的，所以,10,对应的编程后的,PAL器件,如下图所示。,图中的 表示该,与,门,无输入信号，且它的输出状态不会影响与之相连的,或,门,的输入逻辑。,对应的编程后的PAL器件如下图所示。图中的,11,四、通用阵列逻辑(GAL),PAL器件,采用,熔丝,工艺，所以编程后无法修改。为克服这一局限性，在PAL基础上发展了一种,通用阵列逻辑GAL器件,。其电路结构示意图如下图所示。,四、通用阵列逻辑(GAL)PAL器件采用熔丝工艺，所以编程后,12,图中包括七个部分：,（1）输入缓冲器，其输入端,I,0,I,3,为GAL的,固定,输入端,。,（2）,与,逻辑,阵列，可根据需要进行编程。,（3）,宏逻辑,单元,OLMC,0,OLMC,4,。,四、通用阵列逻辑(GAL),图中包括七个部分：（1）输入缓冲器，其输入端I0I3为GA,13,（4）,输出缓冲器,FF,0,FF,3,，其输出端,I/O,0,I/O,3,既可,作为输出端亦可作为输入端；缓冲器的工作原理,可参考123节中的,CMOS三态缓冲门。,（5）,输出反馈/输入缓冲器,F,0,F,3,。,（6）,系统时钟,CP,。,（7）输出,三态控制端,。,图中包括七个部分：,四、通用阵列逻辑(GAL),（4）输出缓冲器FF0FF3，其输出端I/O0I/O3既,14,其中的,宏逻辑单元OLMC,可被单独配置，通过,编程,方式,改变结构控制字中配置位的状态，使OLMC处,于三种状态：,（1）,简单型工作模式,，其输入信号是乘积项之,和，无反馈通路；,（2）,复杂型工作模式,，具有反馈电路；,（3）,寄存型工作模式,。,四、通用阵列逻辑(GAL),其中的宏逻辑单元OLMC可被单独配置，通过编程（1）简单型工,15,如下图是对GAL器件编程后的逻辑连接图，F,0,的输入为,Q,0,，F,1,的输入位,Q,1,；OLMC,0,和OLMC,2,都工作在寄存器工作模式，而OLMC,2,工作在简单型模式；FF,0,FF,2,都工作在同相输出状态。试分析其逻辑功能。,例题,如下图是对GAL器件编程后的逻辑连,16,电路的,反馈连接形式,表明该电路为一,时序逻辑电 路,，电路的状态方程为：,解,输出方程为：,假设,Q,1,Q,0,的,初始状态为,00,，可列出与上式对应的状态,转换表。,电路的反馈连接形式表明该电路为一时序逻辑电,17,移位脉冲,CP,的顺序,输入变量,X,输出变量,Q,1,Q,0,Y,0,0,0,0,1,0,0,0,0,2,1,0,1,0,3,1,1,0,0,4,1,1,0,1,5,1,1,0,1,6,0,0,0,0,可见，该电路为一个,串行数据检测器,，当,X,连续输入3个或3个以上,1,时，输出变量,Y,=,1,，,其他情况时,Y,=,0,。,移位脉冲CP的顺序输入变量 X输出变量00,18,五、大规模可编程器件,复杂可编程逻辑器件CPLD,和,与标准门阵列,类似的现场可编程门阵列FPGA，都由以下三大部分组成：,（1）逻辑单元阵列，,CPLD/FPGA器件,的核心部分。,（2）输入/输出模块。,（3）逻辑块之间的互连资源，包括,连线资源,、,可编,程连接开关,等。,五、大规模可编程器件复杂可编程逻辑器件CPLD和与标准门阵列,19,CPLD/FPGA,结构框图,五、大规模可编程器件,CPLD/FPGA结构框图五、大规模可编程器件,20,图中每一个逻辑单元都相当于一片,GAL,，这些逻辑单元可以通过,可编程内连线,的布线实现相互间的联系。,CPLD与FPGA内部结构稍有不同，但用法一样，所以多数情况下不加以区分。FPGA/CPLD芯片都是特殊的ASIC芯片，它们除具有,ASIC,的特点外，还有以下优点：,（1）,FPGA/CPLD芯片,的规模越来越大，实现的,功能越来越来越强，同时可实现系统集成,。,（2）,FPGA/CPLD,投入资金小。,（3）具有在,系统可编程（ISP）特性,。,五、大规模可编程器件,图中每一个逻辑单元都相当于一片GAL，这些逻辑单元可以通过可,21,