总线操作和时序课件

第第5 5章章 80868086的总线操作和时序的总线操作和时序 5.1 时钟周期、总线周期和指令周期5.2 8086/8088的引脚信号及工作模式5.3 8086CPU最小模式下的引脚功能5.4 8086CPU最小模式下的总线形成5.5 8086CPU最小模式下的总线时序习题与思考题 问题：问题：CPU通过什么将地址、数据和控制信息传到存储通过什么将地址、数据和控制信息传到存储器芯片中？器芯片中？三大总线三大总线地址总线地址总线数据总线数据总线数据总线数据总线控制总线控制总线CPU通过控制总线实现对外部器件的控制。通过控制总线实现对外部器件的控制。控制总线的宽度决定了对外部的控制能力。控制总线的宽度决定了对外部的控制能力。总线操作是指总线操作是指CPU通过总线对外的各种操作。通过总线对外的各种操作。8086的总线操作主要有：的总线操作主要有：n存储器读、存储器读、I/O读操作读操作n存储器写、存储器写、I/O写操作写操作n中断响应操作中断响应操作n总线请求及响应操作总线请求及响应操作nCPU正正在在进进行行内内部部操操作作、并并不不进进行行实实际际对对外外操操作作的的空空闲闲状态状态Ti 总线操作总线操作时时序序（Timing）是是指指信信号号高高低低电电平平（有有效效或或无无效效）变变化化及及相互间的时间顺序关系相互间的时间顺序关系总线时序描述总线时序描述CPU引脚如何实现引脚如何实现总线操作总线操作 总线操作与时序总线操作与时序描述总线操作的描述总线操作的CPU时序有三级时序有三级n指令周期指令周期 总线周期总线周期 时钟周期时钟周期指令周期（指令周期（Instruction Cycle）1、8086CPU执执行行一一条条指指令令所所需需要要的的时时间间称称为为指指令令周周期期（Instruction Cycle）。2、一一个个指指令令周周期期由由一一个个或或若若干干个个总总线线周周期期组组成成，不不同同指指令令的的指指令令周周期期不不是是等等长长的的，最最短短为为一一个个总总线线周周期期，长长的的指指令令周期，如乘法指令周期，长达周期，如乘法指令周期，长达124个时钟周期。个时钟周期。5.1 5.1 时钟周期、总线周期和指令周期时钟周期、总线周期和指令周期总线周期总线周期(Bus Cycle)(Bus Cycle)1、8086CPU要要通通过过总总线线才才能能与与外外部部交交换换信信息息，CPU通通过过总总线与外部（存储器或线与外部（存储器或I/O）交换一次信息，称为一次总线操作。）交换一次信息，称为一次总线操作。2、执执执执行行行行一一一一个个个个总总总总线线线线操操操操作作作作所所所所需需需需要要要要的的的的时时时时间间间间称称为为一一个个总总线线周周期期(Bus Cycle)，也称机器周期（，也称机器周期（Machine Cycle）。）。3、根根据据总总线线操操作作功功能能的的不不同同，有有多多种种不不同同的的总总线线周周期期，如如存存储器读周期、存储器写周期、储器读周期、存储器写周期、I/O读周期、读周期、I/O写周期。写周期。5.1 5.1 时钟周期、总线周期和指令周期时钟周期、总线周期和指令周期时钟周期时钟周期8086的基本总线周期需要的基本总线周期需要4个个时钟周期时钟周期n4个时钟周期编号为个时钟周期编号为T1、T2、T3和和T4n总线周期中的时钟周期也被称作总线周期中的时钟周期也被称作“T状态状态”n时钟周期的时间长度就是时钟频率的倒数时钟周期的时间长度就是时钟频率的倒数5.1 5.1 时钟周期、总线周期和指令周期时钟周期、总线周期和指令周期一个基本的总线周期通常包含一个基本的总线周期通常包含 4 4 个个T T状态状态 8086 CPU的总线周期图一个总线周期一个总线周期5.1 5.1 时钟周期、总线周期和指令周期时钟周期、总线周期和指令周期数据传输过程数据传输过程T1状状态态：CPU发发存存储储单单元元的的20位位地地址址信信息息或或I/O端端口口的的16/8位位地地址址信信息息和和 信信号号，并并发发地地址址锁锁存存允允许许ALE信信号号，将将地地址址信信息息和和信信号号 锁锁存存到到地地址址锁锁存存器器8282中中。CPU通通过过发发 信号确定是读存储器还是读信号确定是读存储器还是读I/O端口。端口。T2状状态态：S7S3状状态态信信息息输输出出，同同时时发发读读有有效效 （写写有有效效 ）和和数数据据允允许许 信信号号，启启动动所所选选中中的的存存储储单单元元或或I/O端端口。口。5.1 5.1 时钟周期、总线周期和指令周期时钟周期、总线周期和指令周期T3状状态态：在在下下降降沿沿CPU采采样样READY，若若所所选选中中的的存存储储单单元元或或I/O端端口口能能在在T3期期间间准准备备好好数数据据，则则READY=1；否否则则置置READY=0，T3过过后后插插入入Tw，CPU再再在在插插入入的的Tw下下降降沿沿采采样样READY，直直至至READY=1为为止止。选选中中的的存存储储单单元元或或I/O端端口把数据送到数据总线口把数据送到数据总线DB上。上。T3状态的上升沿或插入状态的上升沿或插入Tw的上升沿：的上升沿：CPU在发在发 =0和和 =0的情况下，读数据总线。的情况下，读数据总线。T4状态状态：完成当前数据的采样，结束当前的总线周期。：完成当前数据的采样，结束当前的总线周期。5.1 5.1 时钟周期、总线周期和指令周期时钟周期、总线周期和指令周期8086/8088CPU采用采用40个引脚的双列直插式封装形式。个引脚的双列直插式封装形式。为为了了解解决决功功能能多多与与引引脚脚少少的的矛矛盾盾，8086/8088CPU采采用用了了引脚复用技术，采用了引脚复用技术，采用了分时复用的地址分时复用的地址/数据总线。数据总线。5.2 8086/8088CPU5.2 8086/8088CPU的引脚信号的引脚信号图2.5 8086/8088CPU外部引脚图5.2 8086/8088CPU5.2 8086/8088CPU的引脚信号的引脚信号 1.内部结构的区别内部结构的区别 1）8088CPU和和8086 CPU的的内内部部结结构构基基本本相相同同，都都是是16位位的内部结构，只是的内部结构，只是外部数据总线的宽度不同外部数据总线的宽度不同。2）8086的的外外部部数数据据总总线线为为16位位，而而8088的的BIU对对外外部部只只提供提供8位的数据线，所以称位的数据线，所以称8088为准为准16位位CPU。3）8086CPU内内的的BIU中中有有一一个个6字字节节的的指指令令队队列列，而而8088CPU内内的的BIU中中只只有有一一个个4字字节节的的指指令令队队列列。当当8088指指令令队队列列有有1个个字字节节的的空空余余(8086队队列列为为2个个字字节节空空余余)时时，BIU在在执执行行单单元元不不需需要要数数据据访访问问时时将将自自动动取取指指令令到到指指令令队队列。列。5.2 8086/8088CPU5.2 8086/8088CPU的引脚信号的引脚信号8086CPU和和8088CPU区别区别 2.外部引脚的区别外部引脚的区别1）8086有有16根根数数据据线线，与与地地址址线线A15A0分分时时复复用用，而而 8088只有只有8根数据线与地址线根数据线与地址线AD7AD0分时复用分时复用；2）8086一一次次可可读读写写8位位或或16位位数数据据；8088读读写写16位位的的数数据需要两次访问存储器或端口。据需要两次访问存储器或端口。3）28号引脚的相位不同。号引脚的相位不同。4）34号引脚定义不同。号引脚定义不同。5.2 8086/8088CPU5.2 8086/8088CPU的引脚信号的引脚信号5.2 8086/80885.2 8086/8088的两种组态模式的两种组态模式最小组态模式最小组态模式n构成小规模的应用系统构成小规模的应用系统n8086本身提供所有的系统总线信号本身提供所有的系统总线信号最大组态模式最大组态模式n构构成成较较大大规规模模的的应应用用系系统统，例例如如可可以以接接入入数数值值协协处处理理器器8087n8086和总线控制器和总线控制器8288共同形成系统总线信号共同形成系统总线信号5.2 8086/80885.2 8086/8088的两种组态模式的两种组态模式两种组态利用两种组态利用MN/MX*（33号）引脚区别号）引脚区别nMN/MX*接高电平为最小组态模式接高电平为最小组态模式nMN/MX*接低电平为最大组态模式接低电平为最大组态模式两种组态下的内部操作并没有区别两种组态下的内部操作并没有区别n本书以最小组态展开基本原理本书以最小组态展开基本原理通常在信号名称加通常在信号名称加上划线（如：上划线（如：MX）或星号（如：）或星号（如：MX*）表示低电平有效表示低电平有效外外部部特特性性表表现现在在其其引引脚脚信信号号上上，学学习习时时请请特特别别关关注注以以下下几几个个方面：方面：指指引引脚脚信信号号的的定定义义、作作用用；通通常常采采用用英英文文单单词词或或其其缩缩写表示写表示信信号号从从芯芯片片向向外外输输出出，还还是是从从外外部部输输入入芯芯片片，或者是双向的或者是双向的起起作作用用的的逻逻辑辑电电平平高高、低低电电平平有有效效上上升、下降边沿有效升、下降边沿有效输输出出正正常常的的低低电电平平、高高电电平平外外，还还可可以以输输出出高高阻的第三态阻的第三态 有效电平有效电平 三态能力三态能力 信号的流向信号的流向 引脚的功能引脚的功能5.3 8086CPU5.3 8086CPU最小模式下的引脚信号及功能最小模式下的引脚信号及功能分类学习这分类学习这40个引脚（总线）信号个引脚（总线）信号1、数据和地址引脚、数据和地址引脚2、读写控制引脚、读写控制引脚3、中断请求和响应引脚、中断请求和响应引脚4、总线请求和响应引脚、总线请求和响应引脚5、其它引脚、其它引脚5.3 8086CPU5.3 8086CPU最小模式下的引脚信号及功能最小模式下的引脚信号及功能1.地址、数据引脚线地址、数据引脚线 AD0AD15（Address/Data Bus）：）：l分时复用的地址数据引脚线，具有双向、三态功能。分时复用的地址数据引脚线，具有双向、三态功能。l在在总总线线周周期期T1期期间间作作地地址址线线A15A0用用，此此时时输输出出存存储储单单元元的的低低16位地址位地址l在在T2T3期期间间作作数数据据线线D15D0用用，是是双双向向的的。当当CPU响响应应中中断断时时，以以及及系系统统总总线线处处理理“保保持持响响应应”状状态态时时，AD0AD15都处于悬空状态。都处于悬空状态。1 1、数据地址引脚、数据地址引脚 A19/S6A16/S3：l地址地址/状态分时复用，输出引脚。状态分时复用，输出引脚。l在在T1期期间间，作作地地址址线线A19A16，对对存存储储单单元元进进行行读读写写时时，高高四四位位地地址址由由A19A16输输出出；就就和和A15A0组组合合在在一一起起构构成成20位位地地址总线址总线A19A0。l在在T2T4期间作为期间作为S6S3状态线用。状态线用。1）S6状态为低电平表明状态为低电平表明8086/8088CPU正与总线相连。正与总线相连。2）S5状状态态表表示示当当前前中中断断允允许许标标志志IF的的状状态态，如如果果IF=1表表明明当当前允许可屏蔽中断请求，前允许可屏蔽中断请求，IF=0表明当前禁止可屏蔽中断请求表明当前禁止可屏蔽中断请求 3）S4和和S3状态组合起来指出状态组合起来指出CPU正在使用哪一个段寄存器正在使用哪一个段寄存器1 1、数据地址引脚、数据地址引脚表2-2 S4、S3组合与当前段的关系表S4 S3当前使用的段寄存器当前使用的段寄存器0 0ES段寄存器0 1SS段寄存器1 0存储器寻址时为CS段寄存器，I/O端口则不需要1 1DS段寄存器1 1、数据地址引脚、数据地址引脚2 2、读写控制引脚、读写控制引脚ALE（Address Latch Enable）地址锁存允许地址锁存允许，输出、三态，输出、三态ALE引脚高电平有效，引脚高电平有效，当当复复用用引引脚脚AD15 AD0和和A19/S6 A16/S3正正在在传传送送地地址址信信息息，CPU提提供供ALE有有效效电电平平，将将地地址址信信息息锁锁存存到到地地址址锁锁存存器中。器中。2 2、读写控制引脚（续、读写控制引脚（续1 1）IO/M*（Input and Output/Memory）I/O或存储器访问或存储器访问，输出、三态，输出、三态该该引引脚脚输输出出高高电电平平时时，表表示示CPU将将访访问问I/O端端口口，这这时时地址总线地址总线A15 A0提供提供16位位I/O口地址口地址该该引引脚脚输输出出低低电电平平时时，表表示示CPU将将访访问问存存储储器器，这这时时地地址总线址总线A19 A0提供提供20位存储器地址位存储器地址2 2、读写控制引脚（续、读写控制引脚（续2 2）WR*（Write）写控制写控制，输出、三态、低电平有效，输出、三态、低电平有效有效时，表示有效时，表示CPU正在写出数据给存储器或正在写出数据给存储器或I/O端口端口RD*（Read）读控制读控制，输出、三态、低电平有效，输出、三态、低电平有效有效时，表示有效时，表示CPU正在从存储器或正在从存储器或I/O端口读入数据端口读入数据2.2.读写控制引脚（续读写控制引脚（续3 3）IO/M*、WR*和和RD*是是最最基基本本的的控控制制信信号号组组合合后后，控控制制4种种基本的总线周期基本的总线周期总线周期总线周期IO/M*WR*RD*存储器读存储器读低低高高低低存储器写存储器写低低低低高高I/O读读高高高高低低I/O写写高高低低高高READY（ready）准备就绪信号）准备就绪信号：存储器和：存储器和I/O就绪就绪使使CPU和低速的存储器或和低速的存储器或I/O设备之间实现速度匹配的信号。设备之间实现速度匹配的信号。当当READY为为高高电电平平时时，表表示示内内存存或或I/O设设备备已已准准备备就就绪绪，可以立即进行一次数据传输。可以立即进行一次数据传输。CPU在在每每个个总总线线周周期期的的T3状状态态对对READY引引脚脚进进行行检检测测，若若检检测测到到READY=1，则则总总线线周周期期按按正正常常时时序序进进行行读读、写写操操作作；不不需需要要插插入入等等待待状状态态TW。若若测测得得READY=0，则则表表示示存存储储器器或或I/O设设备备工工作作速速度度慢慢，没没有有准准备备好好数数据据，则则CPU在在T3和和T4之之间间自自动动插插入入一一个个或或几几个个等等待待状状态态TW来来延延长长总总线线周周期期，直直到到检检测测到到READY为为高高电电平平后后，才才使使CPU退退出出等等待进入待进入T4状态，完成数据传送。状态，完成数据传送。2 2、读写控制引脚（续、读写控制引脚（续4 4）2 2、读写控制引脚（续、读写控制引脚（续5 5）DEN*（Data Enable）数据允许信号数据允许信号，输出、三态、低电平有效，输出、三态、低电平有效有效时，表示当前数据总线上正在传送数据。有效时，表示当前数据总线上正在传送数据。DT/R*（Data Transmit/Receive）数据发送数据发送/接收接收，控制数据传送的方向，控制数据传送的方向该信号表明当前总线上数据的流向该信号表明当前总线上数据的流向n高电平时数据自高电平时数据自CPU输出（发送）输出（发送）n低电平时数据输入低电平时数据输入CPU（接收）（接收）HOLD(Hold Request)总线保持请求信号总线保持请求信号HLDA(Hold Acknowledge)总线保持响应信号总线保持响应信号 HOLD总线保持请求信号总线保持请求信号:最小模式系统中，除最小模式系统中，除CPU(8086/8088)以外的其它总线控制以外的其它总线控制器，如器，如DMA控制器申请使用系统总线的请求信号。控制器申请使用系统总线的请求信号。3 3、总线请求和响应信号、总线请求和响应信号HLDA总线保持响应信号总线保持响应信号:1）对）对HOLD的响应信号。的响应信号。2）请请求求响响应应过过程程：当当CPU测测得得总总线线请请求求信信号号HOLD引引脚脚为为高高电电平平，如如果果CPU又又允允许许让让出出总总线线，则则在在当当前前总总线线周周期期结结束束时时，Ti或或者者T4状状态态期期间间发发出出HLDA高高电电平平信信号号，表表示示CPU让让出出总总线线使使用用权权，同同时时总总线线(地地址址总总线线、数数据据总总线线、控控制制总总线线)置置为为高高阻阻抗抗状状态态。当当总总线线使使用用完完毕毕，总总线线请请求求信信号号HOLD变变为为低低电电平平，总总线线响响应应信信号号HLDA也也转转为为无无效效，CPU重新获得总线控制权重新获得总线控制权3 3、总线请求和响应信号（续、总线请求和响应信号（续1 1）中断请求和响应操作有两种类型的中断：中断请求和响应操作有两种类型的中断：非屏蔽中断非屏蔽中断和和可屏蔽中断可屏蔽中断。NMI非屏蔽中断请求信号非屏蔽中断请求信号 INTR可屏蔽中断请求信号可屏蔽中断请求信号 中断响应信号中断响应信号4 4、中断请求和响应信号、中断请求和响应信号NMI非非屏屏蔽蔽中中断断请请求求信信号号：当当该该引引脚脚电电平平出出现现由由低低到到高高变变化化时时，不不管管中中断断允允许许标标志志IF是是0或或1，CPU就就会会在在当当前前指指令令周周期期结结束束后响应中断请求，转去执行中断处理程序。后响应中断请求，转去执行中断处理程序。INTR可屏蔽中断请求信号：可屏蔽中断请求信号：当当INTR信号高电平时，表示外部信号高电平时，表示外部设备有中断请求，设备有中断请求，CPU在每个指令周期的最后一个在每个指令周期的最后一个T状态检状态检测此引脚，一旦测得此引脚为高电平，并且中断允许标志位测此引脚，一旦测得此引脚为高电平，并且中断允许标志位IF=1，则，则CPU在当前指令周期结束后，响应中断请求，转去在当前指令周期结束后，响应中断请求，转去执行中断处理程序。执行中断处理程序。中中断断响响应应信信号号：是是CPU响响应应可可屏屏蔽蔽中中断断后后发发给给请请求求中中断断设设备备的的回回答答信信号号，对对中中断断请请求求信信号号INTR的的响响应应。目目的的为为了获取中断类型码。了获取中断类型码。4 4、中断请求和响应信号（续、中断请求和响应信号（续1 1）5 5、其它引脚、其它引脚RESET复位请求复位请求，输入、高电平有效，输入、高电平有效该信号有效，将使该信号有效，将使CPU回到其初始状态回到其初始状态在复位状态，在复位状态，CPU内部的寄存器初始化内部的寄存器初始化表2-3 复位后寄存器状态寄存器寄存器状状态标志Reg清除CSFFFFHIP、DS、ES、SS0000H指令流队列清除5 5、其它引脚、其它引脚复位后将从复位后将从FFFF:0000H的逻辑地址，即物理地址的逻辑地址，即物理地址FFFF0H处开始执行程序。处开始执行程序。5 5、其它引脚（续、其它引脚（续1 1）CLK（Clock）时钟输入时钟输入系统通过该引脚给系统通过该引脚给CPU和总线控制提供内部定时脉冲。和总线控制提供内部定时脉冲。8086/8088CPU的时钟一般都是由时钟发生器Intel 8284A芯片来产生。5 5、其它引脚（续、其它引脚（续2 2）Vcc电源输入电源输入，向，向CPU提供提供5V电源电源GND接地接地，向，向CPU提供参考地电平提供参考地电平MN/MX*（Minimum/Maximum）组态选择组态选择，输入，输入接接高高电电平平时时，8086引引脚脚工工作作在在最最小小组组态态；反反之之，8086工工作作在最大组态在最大组态5 5、其它引脚（续、其它引脚（续3 3）TEST*测试测试，输入、低电平有效，输入、低电平有效TEST*信信号号和和WAIT指指令令配配合合使使用用，当当CPU执执行行WAIT指指令令时时，CPU处处于于等等待待状状态态，一一旦旦检检测测到到TEST*信信号号为为低低，则结束等待状态，继续执行则结束等待状态，继续执行WAIT指令下面的指令。指令下面的指令。/S7高高8位数据总线允许位数据总线允许/状态复用引脚状态复用引脚：在在总总线线周周期期的的T1状状态态，8086在在 /S7脚脚输输出出低低电电平平，表表示示高高8位数据总线有效，即表示数据通过位数据总线有效，即表示数据通过ADl5AD8；若若 /S7脚脚输输出出高高电电平平且且A0低低电电平平时时，表表示示数数据据通通过过AD7AD0。5 5、其它引脚（续、其它引脚（续4 4）“引脚引脚”小结小结CPU引脚是系统总线的基本信号引脚是系统总线的基本信号可以分成三类信号可以分成三类信号16位数据线：位数据线：D0 D1520位地址线：位地址线：A0 A19控制线：控制线：nALE、IO/M*、WR*、RD*、READYnINTR、INTA*、NMI，HOLD、HLDAnRESET、CLK、Vcc、GND“引脚引脚”提问提问提问之一：提问之一：CPU引脚是如何与外部连接的呢？引脚是如何与外部连接的呢？解答：总线解答：总线提问之二：提问之二：CPU引引脚脚是是如如何何相相互互配配合合，实实现现总总线线操操作作、控控制制系系统统工工作作的呢？的呢？解答：总线时序解答：总线时序最小模式最小模式：指微型计算机系统中只有指微型计算机系统中只有8086/80888086/8088一个微处理器一个微处理器系统中所有总线控制信号直接由系统中所有总线控制信号直接由8086CPU8086CPU提供提供80868086工工作作在在最最小小模模式式下下，将将引引脚脚接接5V5V即即可可。最最小小模模式式下下，系系统统控控制制信信号号都都由由CPUCPU本本身身发发出出。地地址址数数据据引引脚脚线线（ADAD0 0ADAD1515）分分时时复复用用，既既输输出出地地址址信信息息又又输输出出数数据据信信息息，将将地地址址信信息息传传送送到到地地址址总总线线上上，需需要要地地址址锁锁存存器器进进行行地地址址信信息息的的分分流流，同同样样需需要要使使用用总总线线缓缓冲冲器器将将数数据据信信息息分分流流到到数数据据总总线。线。5.4 5.4 最小模式的总线形成最小模式的总线形成THANK YOUSUCCESS2024/7/2347可编辑图图2.6 80862.6 8086在在最小最小模式下的典型配置模式下的典型配置最小模式总线形成最小模式总线形成1 1片片8284A8284A，作作为为时时钟钟发发生生器器/驱驱动动器器，外外接接振振荡荡源源。图图2.72.7表表明了明了8284A8284A和和CPUCPU的连接。的连接。图2.7 8284A与CPU的连接由图由图2.62.6可以看到，硬件连接由以下几部分组成：可以看到，硬件连接由以下几部分组成：最小模式总线形成最小模式总线形成1为什么需要地址锁存与数据收发为什么需要地址锁存与数据收发 由于由于8086的的AD15AD0为分时复用的地址为分时复用的地址/数据线，对在数据线，对在T1状态输出的地址，需要在其消失前将其锁存起来，以便在整个状态输出的地址，需要在其消失前将其锁存起来，以便在整个总线操作周期中地址线上都保持有稳定的地址信号。总线操作周期中地址线上都保持有稳定的地址信号。数据收发数据收发是为了对数据信号进行放大，以更总线能挂接较是为了对数据信号进行放大，以更总线能挂接较多部件。多部件。2锁存与收发器芯片锁存与收发器芯片 8086系统中使用系统中使用8282/8283作为地址信号锁存器，作为地址信号锁存器，8282的引的引脚信号及功能分别如图所示。脚信号及功能分别如图所示。8283类同类同8282，唯一的区别在于，唯一的区别在于8283输出反相。输出反相。8086系统中采用系统中采用8286/8287作为数据收发器，作为数据收发器，8286的引脚信的引脚信号及功能分别如图所示。号及功能分别如图所示。8287除了输出与输入反相外，其余均除了输出与输入反相外，其余均同同8286。最小模式总线形成最小模式总线形成 地地址址锁锁存存器器82828282（82838283）：需需要要3 3个个片片子子来来分分流流2020位位的的地地址址信信息息。8282(8283)8282(8283)是是带带有有三三态态透透明明缓缓冲冲器器的的8 8位位通通用用数数据锁存器。它们的引脚图和内部结构如图所示。据锁存器。它们的引脚图和内部结构如图所示。三态输出：三态输出：n输出控制信号有效时，允许数据输出；输出控制信号有效时，允许数据输出；n无效时，不允许数据输出，呈高阻状态无效时，不允许数据输出，呈高阻状态透明：透明：锁存器的输出能够跟随输入变化锁存器的输出能够跟随输入变化地址锁存器地址锁存器补充补充图2.9 8282引脚及内部结构图地址锁存器地址锁存器 两两者者的的区区别别仅仅在在于于82828282的的8 8位位输输入入信信号号和和输输出出信信号号之之间间是是同同相相的的，而而82838283的的是是反反相相的的。当当STBSTB有有效效时时，输输入入端端DIDI0 0DIDI7 7上上的的8 8位位数数据据被被锁锁存存到到锁锁存存器器中中。当当 有有效效时时，锁锁存存器器中中的的数数据据输输出到输出线上；出到输出线上；无效时，输出呈高阻状态。无效时，输出呈高阻状态。8282/82838282/8283和和CPUCPU连连接接时时，STBSTB端端和和CPUCPU的的ALEALE端端相相连连；接接地地就就行行了了。CPUCPU输输出出的的地地址址码码一一旦旦被被锁锁存存，腾腾出出地地址址/数数据据复复用用线线ADADl5l5ADAD0 0，为在以后状态周期内传送数据作好准备。，为在以后状态周期内传送数据作好准备。地址锁存器地址锁存器 当当系系统统中中所所连连的的存存储储器器和和外外设设较较多多时时，需需要要增增加加数数据据总总线线的的驱驱动动能能力力，同同时时也也需需要要将将数数据据信信息息分分流流到到数数据据总总线线，要要用用2 2片片8286/82878286/8287作作为为总总线线收收发发器器。8286/82878286/8287都都是是三三态态输输出出8 8位双向数据缓冲器位双向数据缓冲器，它的引脚如图所示。，它的引脚如图所示。数据收发器数据收发器图2.10 8286引脚及内部结构图最小模式总线形成最小模式总线形成 是是开开启启缓缓冲冲器器的的控控制制信信号号。当当 有有效效时时，允允许许数数据据通通过过缓缓冲冲器器；当当 无无效效时时，禁禁止止数数据据通通过过缓缓冲冲器器，输输出出呈呈高高阻阻状状态态。T T是是数数据据传传送送方方向向控控制制信信号号。当当T T为为高高电电平平时时，正正向向三三态态门门接接通通，A A7 7A A0 0为为输输入入线线；当当T T端端为为低低电电平平时时，反反向三态门接通，向三态门接通，B B7 7B B0 0为输入线。为输入线。在在80868086最最小小模模式式系系统统中中，8286/82878286/8287的的 端端与与CPUCPU的的数数据据允允许许端端 相相连连接接；T T端端与与CPUCPU的的 端端相相连连接接。当当然然，在在80868086最最小小模模式式系系统统中中，也也可可以以不不用用数数据据收收发发器器。这这时时CPUCPU的的地地址址/数数据据线线ADADl5l5ADAD0 0可可直直接接与与存存储储器器或或I/OI/O端端口口的的数数据据线线连接。连接。最小模式总线形成最小模式总线形成 最大模式最大模式:微型计算机系统中包含有两个或多个微处理器微型计算机系统中包含有两个或多个微处理器 其中一个主处理器是其中一个主处理器是80868086或或80888088微处理器微处理器 其它处理器称为协处理器其它处理器称为协处理器 协协处处理理器器协协助助主主处处理理器器工工作作。常常用用的的协协处处理理器器有有80878087协协处处理理器器和和80898089协协处处理理器器。前前者者是是专专用用于于数数值值运运算算的的处处理理器器；后者是专用于控制输入后者是专用于控制输入/输出操作的协处理器。输出操作的协处理器。要要使使8086CPU8086CPU按按最最大大模模式式工工作作，只只需需 将将引引脚脚接接地地即可。图即可。图2.102.10是是80868086系统在最大模式下的典型配置。系统在最大模式下的典型配置。最大模式和系统组成最大模式总线形成最大模式总线形成图图2.10 80862.10 8086在在最大最大模式下的典型配置模式下的典型配置最大模式总线形成最大模式总线形成 从从图图2.102.10可可以以看看到到，在在最最大大模模式式下下，除除了了82828282锁锁存存器器和和82868286数数据据收收发发器器外外，还还增增加加了了82888288总总线线控控制制器器。82888288对对CPUCPU发发出出的的控控制制信信号号进进行行变变换换和和组组合合，以以获获得得对对存存储储器器和和I/OI/O端端口口的的读读/写写信信号号及及对对锁锁存存器器82828282和和总总线线收收发发器器82868286的的控制信号。控制信号。最大模式总线形成最大模式总线形成8086 CPU最小方式下的主要操作最小方式下的主要操作存储器读存储器读/写写I/O端口读端口读/写写中断响应中断响应总线请求总线请求/允许允许 复位复位 5.4 8086 CPU5.4 8086 CPU最小模式下的总线时序最小模式下的总线时序1.总线读操作总线读操作 当8086 CPU进行存储器或I/O端口读操作时，总线进入读周期，8086的读周期时序如图所示。8086 CPU8086 CPU最小模式下的总线时序最小模式下的总线时序存储器读总线周期存储器读总线周期T4T3T2T1ALECLKA19/S6 A16/S3A15 A8AD7 AD0A15 A8A7 A0输入数据输入数据A19 A16S6 S3READY（高电平）（高电平）IO/M*RD*T1状态状态输出输出20位存储器地址位存储器地址A19 A0IO/M*输出低电平，表示存储器操作；输出低电平，表示存储器操作；ALE输出正脉冲，表示复用总线输出地址输出正脉冲，表示复用总线输出地址T2状态状态输出控制信号输出控制信号RD*T3和和Tw状态状态检测数据传送是否能够完成检测数据传送是否能够完成T4状态状态前沿读取数据，完成数据传送前沿读取数据，完成数据传送I/O读总线周期读总线周期T4T3T2T1ALECLKA19/S6 A16/S3A15 A8AD7 AD0A15 A8A7 A0输入数据输入数据S6 S3READY（高电平）（高电平）IO/M*RD*0000T1状态状态输出输出16位位I/O地址地址A15 A0IO/M*输出高电平，表示输出高电平，表示I/O操作；操作；ALE输出正脉冲，表示复用总线输出地址输出正脉冲，表示复用总线输出地址T2状态状态输出控制信号输出控制信号RD*T3和和Tw状态状态检测数据传送是否能够完成检测数据传送是否能够完成T4状态状态前沿读取数据，完成数据传送前沿读取数据，完成数据传送基本的读周期由基本的读周期由4个个T周期组成周期组成T1状状态态：8086从从分分时时复复用用线线AD15AD0和和A19/S6A16/S3输输出读目标的地址出读目标的地址T2状状态态：高高四四位位地地址址线线上上的的地地址址信信号号消消失失，出出现现S6S3状状态信号，保持到读周期结束态信号，保持到读周期结束T3状状态态：存存储储器器或或I/O端端口口的的数数据据送送数数据据总总线线，在在T3状状态态结结束束时时，CPU开开始始从从数数据据总总线线读读取取数数据据；如如果果存存储储器器或或I/O端端口的数据来不及送数据总线，则在口的数据来不及送数据总线，则在T3和和T4状态之间插入状态之间插入Tw。8086 CPU8086 CPU最小模式下的总线时序最小模式下的总线时序 Tw状状态态：所所有有控控制制信信号号的的电电平平与与T3状状态态相相同同，直直到到最最后后一个一个Tw状态，数据才送上数据总线。状态，数据才送上数据总线。T4状状态态：在在读读周周期期中中，T4状状态态和和前前一一个个状状态态的的交交界界的的下下降降沿沿处处，CPU将将数数据据总总线线上上出出现现的的稳稳定定数数据据读读入入其其内内部部，将将数据从数据总线上撤销。数据从数据总线上撤销。8086 CPU8086 CPU最小模式下的总线时序最小模式下的总线时序2.总线写操作总线写操作 总总线线写写操操作作是是指指CPU把把数数据据输输出出到到存存储储器器或或I/O端端口口的的操操作，作，8086最小模式下的总线写操作时序如图所示。最小模式下的总线写操作时序如图所示。8086 CPU8086 CPU最小模式下的总线时序最小模式下的总线时序存储器写总线周期存储器写总线周期T4T3T2T1ALECLKA19/S6 A16/S3A15 A8AD7 AD0A15 A8A7 A0输出数据输出数据A19 A16S6 S3READY（高电平）（高电平）IO/M*WR*T1状态状态输出输出20位存储器地址位存储器地址A19 A0IO/M*输出低电平，表示存储器操作；输出低电平，表示存储器操作；ALE输出正脉冲，表示复用总线输出地址输出正脉冲，表示复用总线输出地址T2状态状态输出控制信号输出控制信号WR*和数据和数据D7 D0T3和和Tw状态状态检测数据传送是否能够完成检测数据传送是否能够完成T4状态状态完成数据传送完成数据传送I/O写总线周期写总线周期T4T3T2T1ALECLKA19/S6 A16/S3A15 A8AD7 AD0A15 A8A7 A0输出数据输出数据0000S6 S3READY（高电平）（高电平）IO/M*WR*T1状态状态输出输出16位位I/O地址地址A15 A0IO/M*输出高电平，表示输出高电平，表示I/O操作；操作；ALE输出正脉冲，表示复用总线输出地址输出正脉冲，表示复用总线输出地址T2状态状态输出控制信号输出控制信号WR*和数据和数据D7 D0T3和和Tw状态状态检测数据传送是否能够完成检测数据传送是否能够完成T4状态状态完成数据传送完成数据传送3中断响应操作中断响应操作 当8086 CPU的INTR引脚上有一有效电平，且标志寄存器中IF=1，则8086 CPU在执行完当前的指令后，响应中断。在响应中断时CPU执行两个中断响应周期，如图所示。8086 CPU8086 CPU最小模式下的总线时序最小模式下的总线时序中断响应周期占用两个总线周期。中断响应周期占用两个总线周期。第第一一个个总总线线周周期期，T1状状态态CPU发发出出ALE信信号号，作作为为地地址址锁锁存存信信号号，T2到到T4状状态态信信号号 为为低低电电平平，通通知知外外设设CPU已已接接受受其其中中断断请请求求，同同时时使使数数据据总总线线、地地址址总总线线浮浮空空，紧紧接接着着经经过三个空闲状态过三个空闲状态Ti（8088CPU不需经过空闲状态）不需经过空闲状态）进进入入第第二二个个总总线线周周期期，ALE信信号号和和 信信号号与与第第一一个个总总线线周周期期相相同同，不不同同的的是是在在该该总总线线周周期期，被被响响应应的的外外设设向向数数据据总总线线发发送送一一个个字字节节的的中中断断类类型型号号，CPU读读入入后后查查中中断断向向量量表表，找到中断服务程序入口地址，转去执行中断服务程序。找到中断服务程序入口地址，转去执行中断服务程序。8086 CPU8086 CPU最小模式下的总线时序最小模式下的总线时序4总线保持与响应总线保持与响应 当当系系统统中中有有其其它它的的总总线线主主设设备备请请求求总总线线时时，向向8086 CPU发发出出请请求求信信号号HOLD，CPU接接收收到到HOLD且且为为有有效效的的信信息息后后，在在当当前前总总线线周周期期的的T4或或空空闲闲周周期期Ti的的下下降降沿沿，输输出出保保持持响响应应信信号号HLDA，紧紧接接着着从从下下一一个个时时钟钟开开始始，8086 CPU就就让让出出总总线线控控制制权权。当当外外设设的的DMA传传送送结结束束时时，使使HOLD信信号号变变低低，则则在在下下一一个个时时钟钟的的下下降降沿沿使使HLDA信信号号变变为为无无效效(低电平低电平)。8086 CPU8086 CPU最小模式下的总线时序最小模式下的总线时序8086的总线保持的总线保持/响应时序见图所示。响应时序见图所示。8086 CPU8086 CPU最小模式下的总线时序最小模式下的总线时序本章结束本章结束p经常不断地学习,你就什么都知道。你知道得越多,你就越有力量pStudyConstantly,AndYouWillKnowEverything.TheMoreYouKnow,TheMorePowerfulYouWillBe学习总结结束语当你尽了自己的最大努力时，失败也是伟大的，所以不要放弃，坚持就是正确的。When You Do Your Best,Failure Is Great,So DonT Give Up,Stick To The End演讲人：XXXXXX 时 间：XX年XX月XX日