第7章-分频器-课件

分频器 1.1.什么是分什么是分频器器 分分频器器是是一一般般是是用用于于音音箱箱内内的的一一种种电路路装装置置，是是指指将将不不同同频段段的的信信号号区区分分开开来来，用用以以将将输入入的的音音乐信信号号分分离离成成高高音音、中中音音、低低音音等等不不同同部部分分，然然后后分分别送送入入相相应的的高高、中中、低低音音喇喇叭叭单元元中中重重放放。分分频器器是是音音箱箱中中的的“大大脑”，对音音质的的好好坏坏至至关关重重要要。功功放放输出出的的音音乐信信号号必必须经过分分频器器中中的的各各滤波波元元件件处理理，让各各单元元特特定定频率率的的信信号号通通过。好好音音箱箱的的分分频器器，能能有有效效地地修修饰喇喇叭叭单元元的的不不同同特特性性，优化化组合合，使使得得各各单元元扬长避避短短，淋淋漓漓尽尽致致地地发挥出出各各自自应有有的的潜潜能能，使使各各频段段的的频响响变得得平平滑滑、声声像像相相位位准准确确，才才能能使使高高、中中、低低音音播播放放出出来来的的音音乐层次次分分明明、合合拍拍，明明朗朗、舒舒适适、宽广、自然的音广、自然的音质效果。效果。本本课课程程涉涉及及的的分分频频器器是是用用于于降降低低频频率率，如如输输入入为为12HZ12HZ的的信信号号进进行行1212分分频频输输出出为为1HZ1HZ的的信信号号，就就是是1212分分频频器器，或或者者称称这这个个分分频频器器的的分频比是分频比是1 1：1212。12.占空比(DUTY CYCLE)占空比在电信领域中有如下含义：在一串理想的脉冲序列中（如方波），正脉冲的持续时间与脉冲总周期的比值。例如：正脉冲宽度1S，信号周期4S的脉冲序列占空比为0.25或者为1：4。2使用VHDL基本语句设计分频器电路 分频器电路在VHDL中一般采用计数器进行描述。根据要求的分频比和占空比的不同，相应的描述方法也不同。3一、偶数分频器1.分频比是分频比是2 2的整数次幂，占空比的整数次幂，占空比1:2(21:2(2N N分分频器频器)2.2.分频比是偶数，但不是分频比是偶数，但不是2 2的整数次幂的整数次幂3.3.分频比是偶数，占空比与分频比相同分频比是偶数，占空比与分频比相同41.21.2N N分频器分频器u如一个电路中需要用到多个时钟，若输入系统时钟频率恰为如一个电路中需要用到多个时钟，若输入系统时钟频率恰为2的的n次幂，则可用一个次幂，则可用一个M位的二进制计数器对输入系统时钟位的二进制计数器对输入系统时钟进行计数，该计数器第进行计数，该计数器第0位为输入时钟的二分频，第位为输入时钟的二分频，第1位为输位为输入时钟的四分频，第入时钟的四分频，第2位为输入时钟的位为输入时钟的8分频，依此类推，第分频，依此类推，第n-1位为输入时钟的位为输入时钟的2n分频。分频。51.1.分频比是分频比是2 2的整数次幂，占空比是的整数次幂，占空比是0.50.5例例例例7.1 7.1 7.1 7.1 对时钟信号对时钟信号对时钟信号对时钟信号CLKCLKCLKCLK进行进行进行进行2 2 2 2分频，分频，分频，分频，4 4 4 4分频，分频，分频，分频，8 8 8 8分频，分频，分频，分频，16161616分频。分频。分频。分频。ARCHITECTURE RTL OF CLK_DIV ISARCHITECTURE RTL OF CLK_DIV IS SIGNAL COUNT:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL COUNT:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINBEGIN PROCESS(CLK)PROCESS(CLK)BEGIN BEGIN IF(CLKEVENT AND CLK=1)THENIF(CLKEVENT AND CLK=1)THEN IF(COUNT=”1111”)THEN COUNT 0);IF(COUNT=”1111”)THEN COUNT 0);ELSE COUNT=COUNT+1;ELSE COUNT=COUNT+1;END IF;END IF;END IF;END IF;END PROCESS;END PROCESS;CLK_DIV2=COUNT(0);CLK_DIV4=COUNT(1);CLK_DIV2=COUNT(0);CLK_DIV4=COUNT(1);CLK_DIV8=COUNT(2);CLK_DIV16=COUNT(3);CLK_DIV8=COUNT(2);CLK_DIV16=COUNT(3);END RTL;END RTL;6对时钟进行偶数分频，使占空比为对时钟进行偶数分频，使占空比为50%，可使用一个计，可使用一个计数器，对输入时钟进行模数器，对输入时钟进行模n（n为偶数）计数，在前为偶数）计数，在前n/2个时钟内，使输出为高（或低）电平，在后个时钟内，使输出为高（或低）电平，在后n/2个时钟个时钟内使输出为低（或高）电平，即可实现对输入时钟的内使输出为低（或高）电平，即可实现对输入时钟的n分分频。频。设计思路设计思路2.2.分频比不是分频比不是分频比不是分频比不是2 2的整数次幂，但是偶数，占空比是的整数次幂，但是偶数，占空比是的整数次幂，但是偶数，占空比是的整数次幂，但是偶数，占空比是0.50.57例例例例7.2 7.2 7.2 7.2 对时钟信号对时钟信号对时钟信号对时钟信号CLKCLKCLKCLK进行进行进行进行6 6 6 6分频。分频。分频。分频。ARCHITECTURE RTL OF CLK_DIV ISARCHITECTURE RTL OF CLK_DIV IS SIGNAL SIGNAL COUNT COUNT:STD_LOGIC_VECTOR(1 STD_LOGIC_VECTOR(1 DOWNTO DOWNTO 0);0);SIGNAL CLK_TEMP:STD_LOGIC;SIGNAL CLK_TEMP:STD_LOGIC;BEGINBEGIN PROCESS(CLK)PROCESS(CLK)BEGIN IF(CLKEVENT AND CLK=1)THEN BEGIN IF(CLKEVENT AND CLK=1)THEN IF(COUNT=”10”)IF(COUNT=”10”)THEN THEN COUNT COUNT=0);=0);CLK_TEMP=NOT CLK_TEMP;CLK_TEMP=NOT CLK_TEMP;ELSE COUNT=COUNT+1;ELSE COUNT=COUNT+1;END IF;END IF;END PROCESS;END IF;END IF;END PROCESS;CLK_DIV6=CLK_TEMP;CLK_DIV6=CLK_TEMP;END RTL;END RTL;8【例【例7-3】设计一个设计一个8分频电路分频电路LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYfdiv8ISGENERIC(n:INTEGER:=8)；PORT(clr,clkin:INSTD_LOGIC;clkout:OUTSTD_LOGIC);ENDfdiv8;ARCHITECTUREoneOFfdiv8ISSIGNALcnt:INTEGERRANGE0TOn-1;BEGIN9PROCESS(clkin,clr)BEGINIFclr=1THENcnt=0;ELSIFRISING_EDGE(clkin)THENIFcnt=n-1THENcnt=0;ELSEcnt=cnt+1;ENDIF；ENDIF;ENDPROCESS；clkout=1WHENcntINTEGER(n/2)ELSE0;ENDone;8 8分分分分频电频电频电频电路其路其路其路其它它它它描述方法描述方法描述方法描述方法？108分频电路的仿真波形分频电路的仿真波形T_out=8T_inF_in=8F_out113.3.分频比是偶数，占空比和分频比相同分频比是偶数，占空比和分频比相同例例例例7.4 7.4 7.4 7.4 将输入的时钟信号进行将输入的时钟信号进行将输入的时钟信号进行将输入的时钟信号进行16161616分频，分频信号的占空比为分频，分频信号的占空比为分频，分频信号的占空比为分频，分频信号的占空比为 1 1 1 1：16161616ARCHITECTURE RTL OF CLK_DIV ISARCHITECTURE RTL OF CLK_DIV IS SIGNAL COUNT:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL COUNT:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINBEGIN PROCESS(CLK)PROCESS(CLK)BEGIN BEGIN IF(CLKEVENT AND CLK=1)THEN IF(CLKEVENT AND CLK=1)THEN IF(COUNT=”1111”)THEN COUNT 0);IF(COUNT=”1111”)THEN COUNT 0);ELSE COUNT=COUNT+1;ELSE COUNT=COUNT+1;END IF;END IF;END IF;END IF;END PROCESS;END PROCESS;PROCESS(CLK)PROCESS(CLK)BEGINBEGIN IF(CLKEVENT AND CLK=1)THEN IF(CLKEVENT AND CLK=1)THEN IF(COUNT=”1111”)THEN CLK_DIV16=1;IF(COUNT=”1111”)THEN CLK_DIV16=1;ELSE CLK_DIV=0;ELSE CLK_DIV=0;END IF;END IF;END PROCESS;END RTL;END IF;END IF;END PROCESS;END RTL;12二、奇数分频器1.分频比是奇数，占空比无要求分频比是奇数，占空比无要求2.2.分频比是奇数，占空比为分频比是奇数，占空比为1 1：2 213设计思路设计思路u对时钟进行奇数分频，如果对占空比不作要求的话，其设对时钟进行奇数分频，如果对占空比不作要求的话，其设计方法与偶数分频是相同的。计方法与偶数分频是相同的。u如果要使占空比为如果要使占空比为50%，其方法是分别对输入时钟的上，其方法是分别对输入时钟的上升沿和下降沿进行模升沿和下降沿进行模n（n为奇数）计数，在计数值为小于为奇数）计数，在计数值为小于(n-1)/2时，使信号输出为高（或低）电平，在计数值为时，使信号输出为高（或低）电平，在计数值为大于等于大于等于(n-1)/2时使信号输出为低（或高）电平，从而时使信号输出为低（或高）电平，从而得到两个占空比为得到两个占空比为(n-1)/2:n的分频信号的分频信号,然后将这两个信然后将这两个信号相或即可实现对输入时钟的号相或即可实现对输入时钟的n(n为奇数为奇数)分频。分频。14【例【例7-5】设计一个设计一个5分频电路分频电路(占空比占空比2:5)LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYfdiv5aISGENERIC(n:INTEGER:=5)；PORT(clr,clkin:INSTD_LOGIC;Clkout:OUTSTD_LOGIC);ENDfdiv5a;ARCHITECTUREoneOFfdiv5aISSIGNALcnt:INTEGERRANGE0TOn-1;BEGIN4.分频比是奇数，占空比不是分频比是奇数，占空比不是1：215PROCESS(clkin,clr)BEGINIFclr=1THENcnt=0;ELSIFRISING_EDGE(clkin)THENIFcnt=n-1THENcnt=0；ELSEcnt=cnt+1;ENDIF；ENDIF；ENDPROCESS；clkout=1WHENcntINTEGER(n/2)ELSE0;ENDone;165分频电路的仿真波形（占空比分频电路的仿真波形（占空比2:5）T_out=5T_inF_in=5F_out175.5.分频比是奇数，占空比是分频比是奇数，占空比是0.50.5例例例例7.67.67.67.6将输入的时钟信号进行将输入的时钟信号进行将输入的时钟信号进行将输入的时钟信号进行5 5 5 5分频，分频信号的占空比为分频，分频信号的占空比为分频，分频信号的占空比为分频，分频信号的占空比为 1 1 1 1：2 2 2 2ARCHITECTURE ONE OF CLKDIV5_1TO2 ISARCHITECTURE ONE OF CLKDIV5_1TO2 ISSIGNAL CNT:STD_LOGIC_VECTOR(2 DOWNTO 0);SIGNAL CNT:STD_LOGIC_VECTOR(2 DOWNTO 0);SIGNAL OUT_TEMP1,OUT_TEMP2:STD_LOGIC;SIGNAL OUT_TEMP1,OUT_TEMP2:STD_LOGIC;BEGINBEGINPROCESS(CLK)PROCESS(CLK)BEGINBEGINIF RISING_EDGE(CLK)THENIF RISING_EDGE(CLK)THEN IF CNT=100 THEN CNT=000;IF CNT=100 THEN CNT=000;ELSE CNT=CNT+1;END IF;END IF;END PROCESS;ELSE CNT=CNT+1;END IF;END IF;END PROCESS;PROCESS(CLK,CNT)PROCESS(CLK,CNT)BEGINBEGINIF IF FALLING_EDGEFALLING_EDGE(CLK)THENCLK)THENIF(CNT2)THEN OUT_TEMP1=1;IF(CNT2)THEN OUT_TEMP1=1;ELSE OUT_TEMP1=0;ELSE OUT_TEMP1=0;END IF;END IF;END IF;END PROCESS;END IF;END PROCESS;PROCESS(CLK,CNT)PROCESS(CLK,CNT)BEGINBEGINIF IF RISING_EDGERISING_EDGE(CLK)THEN (CLK)THEN IF(CNT2)THEN IF(CNT2)THEN OUT_TEMP2=1;OUT_TEMP2=1;ELSE OUT_TEMP2=0;ELSE OUT_TEMP2=0;END IF;END IF;END IF;END PROCESS;END IF;END PROCESS;CLKOUT=OUT_TEMP2 OR OUT_TEMP1;CLKOUT=OUT_TEMP2 OR OUT_TEMP1;END;END;18功能仿真 4分频电路（占空比位1：2）仿真波形如图7.2所示。1910分频电路（占空比位1：2）仿真波形如图7.3所示。205分频电路（占空比位2：5）仿真波形如图7.4所示。215分频电路（占空比位1：2）仿真波形如图7.5所示。22异或门异或门模模N计数器计数器2分频器分频器clkclk/(N-0.5)clk/(2N-1)半整数分频设计原理框图半整数分频设计原理框图三、半整数分频器三、半整数分频器u在某些场合下，用户所需要的频率与频率时钟源可能不是整数倍关系，如在某些场合下，用户所需要的频率与频率时钟源可能不是整数倍关系，如有一个有一个5MHz的时钟源，但电路中需要产生一个的时钟源，但电路中需要产生一个2MHz的时钟信号，由于的时钟信号，由于分频比为分频比为2.5，因此整数分频器将不能胜任。，因此整数分频器将不能胜任。u对于分频系数为对于分频系数为N-0.5的分频器，称为半整数分频。下图是一种通用的半的分频器，称为半整数分频。下图是一种通用的半整数分频电路的设计框图，由一个异或门、一个模整数分频电路的设计框图，由一个异或门、一个模N的计数器和一个的计数器和一个2分频分频电路构成。电路构成。23LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYfdiv25aISGENERIC(n:INTEGER:=3);PORT(clkin:INSTD_LOGIC;clkout:OUTSTD_LOGIC);ENDfdiv25a;ARCHITECTUREoneOFfdiv25aISSIGNALclk,div2:STD_LOGIC;SIGNALc_out:STD_LOGIC;SIGNALcount:INTEGERRANGE0TOn-1;BEGINclk=clkinXORdiv2;【例【例7-7】设计一个设计一个2.5分频电路分频电路24PROCESS(clk)BEGINIF(clkeventANDclk=1)THENIF(count=n-1)THENcount=0;c_out=1;ELSEcount=count+1;c_out=0;ENDIF;ENDIF;ENDPROCESS;PROCESS(c_out)BEGINIFRISING_EDGE(c_out)THENdiv2=NOTdiv2;ENDIF;ENDPROCESS;Clkout=c_out;ENDone;252.5分频电路仿真波形图分频电路仿真波形图T_out=2.5T_inF_in=2.5F_out2.5分频内部电路分频内部电路26u数控分频器的功能就是在输入端给定不同的输入数据数控分频器的功能就是在输入端给定不同的输入数据时，将对输入的时钟信号有不同的分频比。时，将对输入的时钟信号有不同的分频比。u数控分频器一般是用计数值可并行预置的加法计数器数控分频器一般是用计数值可并行预置的加法计数器完成的，即计数器不是从完成的，即计数器不是从0开始计数，而是从某个初值开始计数，而是从某个初值开始计数。初值不同，则分频系数不同，计数器计满后开始计数。初值不同，则分频系数不同，计数器计满后重新加载初值，根据计算器的溢出标志控制产生分频输重新加载初值，根据计算器的溢出标志控制产生分频输出信号出信号。四、数控分频器四、数控分频器27【例【例7-8】设计一个数控分频器设计一个数控分频器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYdvfISPORT(clkin:INSTD_LOGIC;data:INSTD_LOGIC_VECTOR(7DOWNTO0);clkout:OUTSTD_LOGIC);ENDdvf;ARCHITECTUREoneOFdvfISSIGNALfull:STD_LOGIC;SIGNALCnt1:STD_LOGIC_VECTOR(7DOWNTO0);SIGNALCnt2:STD_LOGIC;BEGIN28PROCESS(clkin)BEGINIFclkinEVENTANDclkin=1THENIFcnt1=11111111THENcnt1=data;full=1;ELSEcnt1=cnt1+1;full=0;ENDIF;ENDIF;ENDPROCESS;PROCESS(full)BEGINIFfullEVENTANDfullL=1THENcnt2=NOTcnt2;ENDIF;ENDPROCESS;clkout=cnt2;ENDone;29数控分频电路的仿真波形图数控分频电路的仿真波形图30