8CMOS静态逻辑门电路课件

半导体半导体集成电路集成电路第第8章章 CMOS基本逻辑单元基本逻辑单元8.1 NMOS逻辑结构逻辑结构8.2 CMOS逻辑结构逻辑结构 8.3 级联级的负载8.4 影响门的电气和物理结构设计的因素 8.5 各种逻辑类型的比较8.6 传输门逻辑传输门逻辑8.7 RS触发器8.8 时钟脉冲控制触发器8.9 D触发器8.10 施密特触发器2024/5/4负载管负载管负载管负载管L L采用耗尽型，采用耗尽型，采用耗尽型，采用耗尽型，V VGSGS=0=0时时时时,一直工作处于导通状态一直工作处于导通状态一直工作处于导通状态一直工作处于导通状态VIN 0驱动管驱动管ME截止截止VIN VDDME非饱和导通非饱和导通,ML饱和导通饱和导通有比电路有比电路耗尽负载（耗尽负载（耗尽负载（耗尽负载（E/D E/D）MOSMOS反相器反相器反相器反相器VGSE=VIN=0v VTEVTE 为ME管的开启管的开启电压，VTL为ML管的开启管的开启电压，导电因子比：导电因子比：不存在阀值损失不存在阀值损失不存在阀值损失不存在阀值损失8.1 NMOS逻辑结构逻辑结构nninoutMEMLVDDGSDGSD2024/5/4VIN VDDME非饱和导通非饱和导通,MD饱和导通饱和导通nninoutMEMLVDDGSDGSDI IL L饱饱饱饱=I=IE E非饱非饱非饱非饱I IL L饱饱饱饱I IE E非饱非饱非饱非饱8.1.1 NMOS8.1.1 NMOS或非门电路或非门电路或非门电路或非门电路NMOS或非门或非门VI,A,VI,B 0,0，两驱动管截止，输出高电平；两驱动管截止，输出高电平；VI,A,VI,B 0，1 或或1，0，或，或1，1时，时，输出低电平；输出低电平；实现了或非功能实现了或非功能实现了或非功能实现了或非功能Y=A+BNMOSNMOS或非门电或非门电或非门电或非门电路：驱动路：驱动路：驱动路：驱动NMOSNMOS管并联，负载管管并联，负载管管并联，负载管管并联，负载管保持不变保持不变保持不变保持不变晶体管的数目比晶体管的数目比晶体管的数目比晶体管的数目比输入端大输入端大输入端大输入端大NMOS或非门或非门只有一管输入为只有一管输入为1时，时，NMOS或非门相对于一或非门相对于一E/D反相器反相器:(1)A(1)A管输入为管输入为管输入为管输入为1 1时：时：时：时：I IL L饱饱饱饱=I=IA A非饱非饱非饱非饱I IL L饱饱饱饱I IA A非饱非饱非饱非饱(2)B(2)B管输入为管输入为管输入为管输入为1 1时：时：时：时：I IL L饱饱饱饱=I=IB B非饱非饱非饱非饱NMOS或非门或非门I IL L饱饱饱饱I IB B非饱非饱非饱非饱NMOS或非门或非门I IL L饱饱饱饱I IB B非饱非饱非饱非饱(1)A(1)A管输入为管输入为管输入为管输入为1 1时：时：时：时：(2)B(2)B管输入为管输入为管输入为管输入为1 1时：时：时：时：I IB B非饱非饱非饱非饱A,B管在同一工艺过程中制成，故开启电压相同，故有：管在同一工艺过程中制成，故开启电压相同，故有：两管输入都为两管输入都为1时时:I IL L饱饱饱饱=I=IB B非饱非饱非饱非饱+I+IB B非饱非饱非饱非饱可见可见VOL小于只有一个驱动管导通的情况。小于只有一个驱动管导通的情况。设计设计设计设计V VOLOL时应考虑宽长比最小的时应考虑宽长比最小的时应考虑宽长比最小的时应考虑宽长比最小的驱动管对驱动管对驱动管对驱动管对V VOLOL的影响（的影响（的影响（的影响（原因？原因？原因？原因？）2024/5/4nninoutMEMLVDDGSDGSDI IL L饱饱饱饱I IE E非饱非饱非饱非饱VI,A,VI,B 1,1，两驱动管导通，输出低电平；两驱动管导通，输出低电平；VI,A,VI,B 0，1 或或1，0，或，或0，0时，时，输出高电平；输出高电平；实现了与非功能实现了与非功能实现了与非功能实现了与非功能 Y=AB8.1.2 NMOS8.1.2 NMOS与非门电路与非门电路与非门电路与非门电路NMOS或非门或非门NMOSNMOS与非门电与非门电与非门电与非门电路：驱动路：驱动路：驱动路：驱动NMOSNMOS管串联，负载管管串联，负载管管串联，负载管管串联，负载管保持不变保持不变保持不变保持不变晶体管的数目比晶体管的数目比晶体管的数目比晶体管的数目比输入端大输入端大输入端大输入端大2024/5/4NMOS或非门或非门两管输入都为两管输入都为两管输入都为两管输入都为1 1时时时时:I IL L饱饱饱饱=I=IA A非饱非饱非饱非饱=I=IB B非饱非饱非饱非饱I IL L饱饱饱饱I IA A非饱非饱非饱非饱I IB B非饱非饱非饱非饱u因为因为VOL通常很小，忽略通常很小，忽略VDS,B不会带来很不会带来很大的误差大的误差可可见见与与非非门门的的VOL为为反反相相器器的的两两倍倍为为了了得得到到与与反反相相器器相相同同的的VOL需需要要增增大大驱驱动动管管的的尺寸。尺寸。uA,B管在同一工艺过程中制成，忽略调制效管在同一工艺过程中制成，忽略调制效应后，可以认为应后，可以认为A,B管开启电压相同：管开启电压相同：VTA=VTB=VTEu假设假设A、B管具有相同的沟道宽长比管具有相同的沟道宽长比2024/5/4 可以通过将多个驱动管串联的方式得到多输入与非可以通过将多个驱动管串联的方式得到多输入与非门，如图门，如图8.6所示，但是为了得到与反相器相同的所示，但是为了得到与反相器相同的VOL，每个驱动管宽度应增大每个驱动管宽度应增大N倍（倍（N为输入端数）。为输入端数）。NMOS逻逻辑以或非门为主辑以或非门为主8.1.3 NMOS8.1.3 NMOS组合逻辑电路组合逻辑电路组合逻辑电路组合逻辑电路VDDVOUTI IL L饱饱饱饱I IA A非饱非饱非饱非饱I IB B非饱非饱非饱非饱ABCEFO=(E+F)AO=(E+F)A+BC+BCA AB BC CE EF F 输出低电平输出低电平VOL，最坏情况发生在，最坏情况发生在IL=IA或或IL=IB时，时，即只有一条支路导通时。即只有一条支路导通时。uNMOS或非门：仅宽长比最小的驱或非门：仅宽长比最小的驱动管导通时的动管导通时的VOL最大最大uNMOS与非门：与非门：VOL为反相器的为反相器的N倍倍VDDVOUTI IL L饱饱饱饱I IA A非饱非饱非饱非饱I IB B非饱非饱非饱非饱ABCEF电路可简化为一个二输入的或非电电路可简化为一个二输入的或非电（为什么？为什么？）VDDVOUTI IL L饱饱饱饱12 最坏情况下，最坏情况下，1,2管只有其中一个管子导通：管只有其中一个管子导通：（1）1管导通时，最坏情况下，管导通时，最坏情况下，E和和F管只有一管只有一个管子导通：个管子导通：VDDVOUTI IL L饱饱饱饱I IA A非饱非饱非饱非饱I IB B非饱非饱非饱非饱ABCEF 晶体管器件参数晶体管器件参数W/L的取值：如果的取值：如果(W/L)A和和(W/L)B是最小宽长比值，则是最小宽长比值，则电路可简化为一个二输入的或非电路电路可简化为一个二输入的或非电路（为什么？为什么？）VDDVOUTI IL L饱饱饱饱12 最坏情况下，最坏情况下，1,2管只有其中一个管子导通：管只有其中一个管子导通：（2）2管导通时：管导通时：在选定器件参数在选定器件参数W/L时，必须满足最坏情况下的要求时，必须满足最坏情况下的要求异或门异或门E/D反相反相器器E/D反相反相器器CMOS静态组合逻辑门静态组合逻辑门1.CMOS与非门与非门CABC=ABA BC 0 01 0 11 1 01 1 10pACnpBn8.2 CMOS逻辑结构逻辑结构8.2.1 COMS 8.2.1 COMS 互补逻辑电路互补逻辑电路CMOS静态组合逻辑门静态组合逻辑门1.CMOS与非门与非门CABC=ABA BC 0 01 0 11 1 01 1 10pACnpBn8.2 CMOS逻辑结构逻辑结构8.2.1 COMS 8.2.1 COMS 互补逻辑电路互补逻辑电路CMOS与非门动作原理与非门动作原理-1A=0A=0B=0B=0C=1C=1V VDDDDI IV VDDDDC=1C=1pACnpBnCMOS静态组合逻辑门静态组合逻辑门CMOS与非门动作原理与非门动作原理-2A=0A=0B=1B=1C=1C=1V VDDDDI IV VDDDDC=1C=1CMOS静态组合逻辑门静态组合逻辑门pACnpBnCMOS与非门动作原理与非门动作原理-3A=1A=1B=0B=0C=1C=1V VDDDDI IV VDDDDC=1C=1CMOS静态组合逻辑门静态组合逻辑门pACnpBnCMOS与非门动作原理与非门动作原理-4A=1A=1B=1B=1C=0C=0V VDDDDGNDGNDC=0C=0I ICMOS静态组合逻辑门静态组合逻辑门pACnpBnV VDDDDC=1C=1A=0A=0B=0B=0V VDDDDC=1C=1A=0A=0B=1B=1V VDDDDC=1C=1A=1A=1B=0B=0V VDDDDC=0C=0A=1A=1B=1B=1I II II II ICABC=ABCMOS静态组合逻辑门静态组合逻辑门2.CMOS或非门或非门CABC=A+BA BC 0 01 0 10 1 00 1 10CMOS静态组合逻辑门静态组合逻辑门nACpnBp或非门动作原理或非门动作原理-1A=0A=0B=0B=0C=1C=1V VDDDDI IV VDDDDC=1C=1CMOS静态组合逻辑门静态组合逻辑门nACpnBp或非门动作原理或非门动作原理-2A=0A=0B=1B=1C=0C=0V VDDDDI IGNDGNDC=0C=0CMOS静态组合逻辑门静态组合逻辑门nACpnBp或非门动作原理或非门动作原理-3A=1A=1B=0B=0C=0C=0V VDDDDI IGNDGNDC=0C=0CMOS静态组合逻辑门静态组合逻辑门nACpnBp或非门动作原理或非门动作原理-4A=1A=1B=1B=1C=0C=0V VDDDDI IGNDGNDC=0C=0I ICMOS静态组合逻辑门静态组合逻辑门nACpnBpV VDDDDC=1C=1A=0A=0B=0B=0V VDDDDC=0C=0A=0A=0B=1B=1V VDDDDC=0C=0A=1A=1B=0B=0V VDDDDC=0C=0A=1A=1B=1B=1I II II II ICABC=A+BI ICMOS静态组合逻辑门静态组合逻辑门基本基本CMOS逻辑门的对比逻辑门的对比反相器反相器反相器反相器A AOOO=AO=ApnAO两输入与非门两输入与非门两输入与非门两输入与非门O=AO=A B BA AOOB B两输入或非门两输入或非门两输入或非门两输入或非门O=AO=A+B BA AOOB BnAOpnBp逻辑门的设计OpAnpBnP并并N串串P串串N并并三输入与非门三输入与非门三输入与非门三输入与非门O=AO=A B BCCA AOOB BC CABCABCO三输入或非门三输入或非门三输入或非门三输入或非门O=AO=A+B+CB+COOA AB BC CABCCBAOCOMSCOMS管的组合逻辑：管的组合逻辑：管的组合逻辑：管的组合逻辑：NMOSNMOSNMOSNMOS串联串联串联串联PMOSPMOSPMOSPMOS并联实并联实并联实并联实现现现现与非与非与非与非逻辑功能逻辑功能逻辑功能逻辑功能,NMOS NMOS NMOS NMOS并联并联并联并联PMOSPMOSPMOSPMOS串联实现串联实现串联实现串联实现或非或非或非或非逻辑功能。逻辑功能。逻辑功能。逻辑功能。vv 晶体管数为：晶体管数为：晶体管数为：晶体管数为：输入端输入端输入端输入端 子数的两倍。子数的两倍。子数的两倍。子数的两倍。逻辑门的设计P并并N串串P串串N并并CMOS复合逻辑门复合逻辑门NMOSNMOSNMOSNMOS串联串联串联串联PMOSPMOSPMOSPMOS并联实现并联实现并联实现并联实现与非与非与非与非逻辑功能逻辑功能逻辑功能逻辑功能,NMOSNMOSNMOSNMOS并联并联并联并联PMOSPMOSPMOSPMOS串联实现串联实现串联实现串联实现或非或非或非或非逻辑功能。逻辑功能。逻辑功能。逻辑功能。CMOS复合逻辑门复合逻辑门O=AO=A B B+C+CA AOOB BC CABCOABCOACBAOOO=AO=A B B+CD+CDA AB BC CD DBDDCO=(AO=(A+B)B)(C+D)(C+D)A AOOB BC CD DOABCACDDB逻辑门的设计COMSCOMS管的组合逻辑：管的组合逻辑：管的组合逻辑：管的组合逻辑：NMOSNMOSNMOSNMOS串联串联串联串联PMOSPMOSPMOSPMOS并联实现并联实现并联实现并联实现与非与非与非与非逻辑功能逻辑功能逻辑功能逻辑功能,NMOS NMOS NMOS NMOS并联并联并联并联PMOSPMOSPMOSPMOS串联实现串联实现串联实现串联实现或非或非或非或非逻辑功能。逻辑功能。逻辑功能。逻辑功能。vv 晶体管数为：晶体管数为：晶体管数为：晶体管数为：输入端输入端输入端输入端 子数的两倍。子数的两倍。子数的两倍。子数的两倍。扩展扩展 OR 逻辑门逻辑门逻辑门的设计2 2 2 2输入输入输入输入EOREOR（异或门）（异或门）（异或门）（异或门）A AB BOO A B O A B O 0 0 0 0 0 0 0 1 1 0 1 1 1 0 1 1 0 1 1 1 0 1 1 0O=AO=A B+B+ABAB =A A B+B+ABAB =(=(A A B)B)(AB)AB)=(A(A+B)B)(A+B)(A+B)A AOOB BA AB BO=(AO=(A+B)B)(A+B)(A+B)OABAAABBBBBAACOMSCOMS管的组合逻辑：管的组合逻辑：管的组合逻辑：管的组合逻辑：NMOSNMOSNMOSNMOS串联串联串联串联PMOSPMOSPMOSPMOS并联实现并联实现并联实现并联实现与非与非与非与非逻辑功能逻辑功能逻辑功能逻辑功能,NMOS NMOS NMOS NMOS并联并联并联并联PMOSPMOSPMOSPMOS串联实现串联实现串联实现串联实现或非或非或非或非逻辑功能。逻辑功能。逻辑功能。逻辑功能。vv 晶体管数为：晶体管数为：晶体管数为：晶体管数为：输入端输入端输入端输入端 子数的两倍。子数的两倍。子数的两倍。子数的两倍。CMOS与非门：与非门：P并并N串串CMOS或非门：或非门：P串串N并并注意：注意：串联方式工作时，相当于沟道长度增长，串联方式工作时，相当于沟道长度增长，MOS管宽长比变小，管宽长比变小，为使为使p、n管匹配，需增大串联管的管匹配，需增大串联管的W/L比比输入端一般不超过输入端一般不超过4个。个。并联方式工作时，等效为沟道宽度增大，并联方式工作时，等效为沟道宽度增大，MOS管宽长比变大。管宽长比变大。带缓冲级的带缓冲级的CMOS门电路门电路（设（设K为单个最小尺寸为单个最小尺寸MOS管的管的K值，值，n为串、并联的管个数）为串、并联的管个数）对于与非门对于与非门对于与非门对于与非门:（n2）转换电平V*向VDD移动 VNMH。VoVi 变小变小VO(V)VOH(min)VOL(max)Vi(V)VIL(max)VIH(min)VNMLVNMHVOH(min)VOL(max)对于或非门对于或非门（n2）转换电平V*向VSS移动 VNML。VoVi 变大变大VO(V)VOH(min)VOL(max)Vi(V)VIL(max)VIH(min)VNMLVNMHVOH(min)VOL(max)对于或非门对于或非门 转换电平V*向VSS移动 VNML。带缓冲级的带缓冲级的CMOS门电路门电路 由基本线路构成的由基本线路构成的CMOS门电路存在噪容低，输出波形不对门电路存在噪容低，输出波形不对称，称，CMOS门电路的扇出能力低的缺点，通常以加缓冲器来解决：门电路的扇出能力低的缺点，通常以加缓冲器来解决：输入端加倒相器输入端加倒相器 输出端加倒相器输出端加倒相器 输入、输出端均加倒相器输入、输出端均加倒相器 加缓冲器要遵循保持原门电路逻辑功能不变的原则加缓冲器要遵循保持原门电路逻辑功能不变的原则加缓冲器要遵循保持原门电路逻辑功能不变的原则加缓冲器要遵循保持原门电路逻辑功能不变的原则。转换电平V*向VDD移动 VNMH。对于与非门对于与非门 36 为了稳定输出高低电平，可在输入输出端分别加倒相器为了稳定输出高低电平，可在输入输出端分别加倒相器作缓冲级。作缓冲级。CMOS集成门的输出缓冲级：输出特性与倒相器相同集成门的输出缓冲级：输出特性与倒相器相同 带缓冲级的带缓冲级的CMOS与非门电路与非门电路37 带缓冲级的带缓冲级的CMOS或非门电路或非门电路 缓冲级给门电路带来的性能上的改善：缓冲级给门电路带来的性能上的改善：转移特性得到改善，转换区域变窄，噪容提高。转移特性得到改善，转换区域变窄，噪容提高。输出电平由输出电平由“0”“1”，和，和“1”“0”跳变时间近跳变时间近似相等，波形趋于对称。似相等，波形趋于对称。但另一方面，加入缓冲级，使但另一方面，加入缓冲级，使 Vi V0传送过程中经传送过程中经过了过了3、4级延迟，使延迟时间级延迟，使延迟时间，因此多用于，因此多用于高噪声干高噪声干扰低速系统扰低速系统。一、一、两管串联：两管串联：门电路的驱动能力门电路的驱动能力 晶体管的驱动能力是用其导电因子晶体管的驱动能力是用其导电因子晶体管的驱动能力是用其导电因子晶体管的驱动能力是用其导电因子k k来表示的，来表示的，来表示的，来表示的，k k值越大，其驱动能力越强。多个管子的串、并情值越大，其驱动能力越强。多个管子的串、并情值越大，其驱动能力越强。多个管子的串、并情值越大，其驱动能力越强。多个管子的串、并情况下，其等效导电因子为多少？况下，其等效导电因子为多少？况下，其等效导电因子为多少？况下，其等效导电因子为多少？VdVgT1T2K1K1K2K2VmVsVdVsVgKeffKeff串联方式工作时，相当于沟串联方式工作时，相当于沟道长度增长，道长度增长，MOS管宽长比管宽长比W/L变小变小ll同理可推出同理可推出同理可推出同理可推出NN个管子串联使用时，个管子串联使用时，个管子串联使用时，个管子串联使用时，其等效增益因子为：其等效增益因子为：其等效增益因子为：其等效增益因子为：二、两管并联：二、两管并联：二、两管并联：二、两管并联：VdVsVgKeffVdVgK1K2VsNN个个个个VtVt相等的管子并联使用时：相等的管子并联使用时：相等的管子并联使用时：相等的管子并联使用时：在一个组合逻辑电路中，为了使在一个组合逻辑电路中，为了使在一个组合逻辑电路中，为了使在一个组合逻辑电路中，为了使各种组合门电路之间能够很好地各种组合门电路之间能够很好地各种组合门电路之间能够很好地各种组合门电路之间能够很好地匹配，各个逻辑门的驱动能力都匹配，各个逻辑门的驱动能力都匹配，各个逻辑门的驱动能力都匹配，各个逻辑门的驱动能力都要与标准反相器相当。即在要与标准反相器相当。即在要与标准反相器相当。即在要与标准反相器相当。即在最坏最坏最坏最坏工作条件工作条件工作条件工作条件下，各个逻辑门的驱动下，各个逻辑门的驱动下，各个逻辑门的驱动下，各个逻辑门的驱动能力要与标准反相器的特性相同。能力要与标准反相器的特性相同。能力要与标准反相器的特性相同。能力要与标准反相器的特性相同。设：标准反相器的导电因子为设：标准反相器的导电因子为Kn=KpKn=Kp（1 1）a，b=1，1 1时，下拉管的等效导电因子：时，下拉管的等效导电因子：K Keffneffn=K=Kn n/2/2pnK K K K n/2n/2n/2n/2（2 2）a a，b=0b=0，0 0时，上拉管的等效导电因子：时，上拉管的等效导电因子：K Keffpeffp=2K=2Kp p（3 3）a a，b=1b=1，0 0或或0 0，1 1时，上拉管的等效导电因子：时，上拉管的等效导电因子：K Keffp=effp=K Kp ppn2K2Kp ppnK Kp p两个两个两个两个N N N N管管管管串联串联串联串联两个两个两个两个P P P P管管管管并联并联并联并联1 1 1 1个个个个P P P P管管管管工作工作工作工作逻辑门：逻辑门：逻辑门：逻辑门：Kn1=Kn2=KKn1=Kn2=KKn1=Kn2=KKn1=Kn2=K n Kp1=Kp2=Kn Kp1=Kp2=Kn Kp1=Kp2=Kn Kp1=Kp2=K p p p p，一、与非门一、与非门综合以上情况，在最坏的工作情况下，即：（综合以上情况，在最坏的工作情况下，即：（1 1）、（）、（3 3），应使：），应使：K Keffpeffp=K=Kp p=K=Kp p K Keffneffn=K=Kn n/2=K/2=Kn n 即要求即要求即要求即要求p p管的沟道宽度比管的沟道宽度比管的沟道宽度比管的沟道宽度比n n管管管管1 1倍以上。倍以上。倍以上。倍以上。pnK K K K n/2n/2n/2n/2pnK Kp p两个两个两个两个N N N N管管管管串联串联串联串联1 1 1 1个个个个P P P P管管管管工作工作工作工作设：标准反相器的导电因子为设：标准反相器的导电因子为Kn=KpKn=KpTn1ACTp2Tn2BTp1一、或非门一、或非门(1)(1)当当a a，b=0b=0，0 0 时，上拉管的等效导电因子：时，上拉管的等效导电因子：K Keffpeffp=K=Kp p/2/2ACBpnKP/2(2)(2)当当当当a a，b=1b=1，1 1时，下拉管的等效导电因子：时，下拉管的等效导电因子：时，下拉管的等效导电因子：时，下拉管的等效导电因子：KKeffneffn=2K=2Knnpn2K2Kn n(3)(3)当当当当a a，b=1b=1，0 0或或或或0 0，1 1时，下拉管的等效导电因子：时，下拉管的等效导电因子：时，下拉管的等效导电因子：时，下拉管的等效导电因子：KKeffneffn=K=KnnpnK Kn n综合以上情况，在最坏的工作情况下，即：（综合以上情况，在最坏的工作情况下，即：（1 1）、（）、（3 3），应使：），应使：K Keffpeffp=K=Kp p/2=K/2=Kp p K Keffneffn=K=Kn n=K=Kn n 即要求即要求即要求即要求p p管的沟道宽度比管的沟道宽度比管的沟道宽度比管的沟道宽度比n n管大管大管大管大4 4倍以上。倍以上。倍以上。倍以上。pnK K K K n n n npnK Kp/2p/2两个两个两个两个N N N N管管管管串联串联串联串联1 1 1 1个个个个P P P P管管管管工作工作工作工作设：标准反相器的导电因子为设：标准反相器的导电因子为Kn=KpKn=Kp作作 业业2.2.2.计算题计算题计算题计算题计算题计算题1 1 1复合逻辑门的驱动能力复合逻辑门的驱动能力复合逻辑门的驱动能力复合逻辑门的驱动能力复合逻辑门的驱动能力复合逻辑门的驱动能力,为了保证最坏工作条件为了保证最坏工作条件为了保证最坏工作条件为了保证最坏工作条件为了保证最坏工作条件为了保证最坏工作条件逻辑门的驱动能力要与标准反相器逻辑门的驱动能力要与标准反相器逻辑门的驱动能力要与标准反相器逻辑门的驱动能力要与标准反相器逻辑门的驱动能力要与标准反相器逻辑门的驱动能力要与标准反相器(K(K(KP PP=K=K=KN NN)的特性相同的特性相同的特性相同的特性相同的特性相同的特性相同,P,P,P管和管和管和管和管和管和N NN管的尺寸应如何选取。设采用的管的尺寸应如何选取。设采用的管的尺寸应如何选取。设采用的管的尺寸应如何选取。设采用的管的尺寸应如何选取。设采用的管的尺寸应如何选取。设采用的N NN管导电因子为管导电因子为管导电因子为管导电因子为管导电因子为管导电因子为KKKN NN,P,P,P管导电因子为管导电因子为管导电因子为管导电因子为管导电因子为管导电因子为KKKp pp 。1.1.1.画出画出画出画出画出画出O=AO=AO=A B B B+CD+CD+CD的的的的的的CMOSCMOSCMOS组合逻辑门电路组合逻辑门电路组合逻辑门电路组合逻辑门电路组合逻辑门电路组合逻辑门电路 。1.1.1.画出画出画出画出画出画出O=AO=AO=A B B B+CD+CD+CD的的的的的的CMOSCMOSCMOS组合逻辑门电路组合逻辑门电路组合逻辑门电路组合逻辑门电路组合逻辑门电路组合逻辑门电路 。OABACCDBDDDCCCOMSCOMS管的组合逻辑：管的组合逻辑：管的组合逻辑：管的组合逻辑：NMOSNMOSNMOSNMOS串联串联串联串联PMOSPMOSPMOSPMOS并联实现并联实现并联实现并联实现与非与非与非与非逻辑功能逻辑功能逻辑功能逻辑功能,NMOS NMOS NMOS NMOS并联并联并联并联PMOSPMOSPMOSPMOS串联实现串联实现串联实现串联实现或非或非或非或非逻辑功能。逻辑功能。逻辑功能。逻辑功能。vv 晶体管数为：晶体管数为：晶体管数为：晶体管数为：输入端输入端输入端输入端 子数的两倍。子数的两倍。子数的两倍。子数的两倍。BBAA1.1.1.画出画出画出画出画出画出O=AO=AO=A B B B+CD+CD+CD的的的的的的CMOSCMOSCMOS组合逻辑门电路组合逻辑门电路组合逻辑门电路组合逻辑门电路组合逻辑门电路组合逻辑门电路 。(1)(1)当当A A，B,C,D=0B,C,D=0，0,00,0，0 0 时，下拉管的等效导电因子：时，下拉管的等效导电因子：K Keffneffn=2K=2Kn/n/2=2=K Kn nOABACCDBDBBAADDCCpnK Kn n2.2.2.计算题计算题计算题计算题计算题计算题1 1 1复合逻辑门的驱动能力复合逻辑门的驱动能力复合逻辑门的驱动能力复合逻辑门的驱动能力复合逻辑门的驱动能力复合逻辑门的驱动能力,为了保证最坏工作条件逻辑门为了保证最坏工作条件逻辑门为了保证最坏工作条件逻辑门为了保证最坏工作条件逻辑门为了保证最坏工作条件逻辑门为了保证最坏工作条件逻辑门的驱动能力要与标准反相器的驱动能力要与标准反相器的驱动能力要与标准反相器的驱动能力要与标准反相器的驱动能力要与标准反相器的驱动能力要与标准反相器(K(K(KP PP=K=K=KN NN)的特性相同的特性相同的特性相同的特性相同的特性相同的特性相同,P,P,P管和管和管和管和管和管和N NN管的尺寸管的尺寸管的尺寸管的尺寸管的尺寸管的尺寸应如何选取。设采用的应如何选取。设采用的应如何选取。设采用的应如何选取。设采用的应如何选取。设采用的应如何选取。设采用的N NN管导电因子为管导电因子为管导电因子为管导电因子为管导电因子为管导电因子为KKKN NN,P,P,P管导电因子为管导电因子为管导电因子为管导电因子为管导电因子为管导电因子为KKKp pp 。OABACCDBDBBAADDCC(2)(2)当当A A，B,C,D=1B,C,D=1，1,11,1，1 1 时，上拉管的等效导电因子：时，上拉管的等效导电因子：K K K Keffpeffpeffpeffp=(K=(K=(K=(K p p/2)+(K2)+(K2)+(K2)+(K p p/2)=2)=2)=2)=K K K K p ppnK Kp pOABACCDBD(3)(3)当当A A，B=0,1,CB=0,1,C，D=0,0D=0,0时，时，当当A A，B=1,0,CB=1,0,C，D=0,0D=0,0时，时，当当A A，B=0,0,CB=0,0,C，D=0,1D=0,1时，时，当当A A，B=0,0,CB=0,0,C，D=1,0D=1,0时，时，管的等效导电因子：管的等效导电因子：K Keffpeffp=K=Kn/2K2Kn=2K2Kn/3 3pn2K2Kn/3n/3OABACCDBDOABACCDBDOABACCDBDOABACCDBD(4)(4)当当A A，B=0,1,CB=0,1,C，D=1,1D=1,1时，时，当当A A，B=1,0,CB=1,0,C，D=1,1D=1,1时，时，当当A A，B=1,1,CB=1,1,C，D=0,1D=0,1时，时，当当A A，B=0,0,CB=0,0,C，D=1,0D=1,0时，时，管的等效导电因子：管的等效导电因子：Keffp=K Keffp=Kp+K Kp/2=3K/2=3Kp/2/2OABACCDBDOABACCDBDOABACCDBDpn3K3Kp/2p/2OABACCDBD(5)(5)当当A A，B=0,0,CB=0,0,C，D=1,1D=1,1时，时，当当A A，B=1,1,CB=1,1,C，D=0,0D=0,0时，时，管的等效导电因子：管的等效导电因子：K Keffpeffp=K=Kp/2 2OABACCDBDpnK Kp/2p/2(6)(6)当当A A，B=0,1,CB=0,1,C，D=0,1D=0,1时，时，当当A A，B=1,0,CB=1,0,C，D=1,0D=1,0时，时，当当A A，B=0,1,CB=0,1,C，D=1,0D=1,0时，时，当当A A，B=1,0,CB=1,0,C，D=0,1D=0,1时，时，管的等效导电因子：管的等效导电因子：K Keffpeffp=K=Kn/2 2ABACCDBDOOABACCDBDpnK Kn/2n/2ABACCDBDOOABACCDBD综合以上情况，在最坏的工作情况下，即：（综合以上情况，在最坏的工作情况下，即：（5 5）、（）、（6 6），应使：），应使：K Keffpeffp=K=Kp p/2/2=K Kp p K Keffneffn=K=Kn n/2=K/2=Kn n 即要求即要求即要求即要求p p管的沟道宽度比管的沟道宽度比管的沟道宽度比管的沟道宽度比n n管管管管2 2倍以上。倍以上。倍以上。倍以上。设：标准反相器的导电因子为设：标准反相器的导电因子为Kn=KpKn=Kp n个输入端的与非门、或非门：个输入端的与非门、或非门：uCMOS电路需电路需2n个个MOS管管 （功耗小功耗小）uNMOS电路只需电路只需(n+1)个个MOS管管（功耗大功耗大）8.2.2 CMOS8.2.2 CMOS变型电路变型电路 （伪（伪NMOSNMOS逻辑逻辑 ）Tn1ATn2BTp模仿模仿NMOS电路的这一特点，对电路的这一特点，对CMOS电电路加以改进，将路加以改进，将PMOS负载管栅接地负载管栅接地VSS，即可得到类似于耗尽型即可得到类似于耗尽型NMOS的特性。的特性。NMOSNMOSNMOSNMOS逻辑逻辑逻辑逻辑电路属有比电路？电路属有比电路？与实际的与实际的NMOS电路逻辑相比：电路逻辑相比：u伪伪NMOS逻逻辑辑由由于于采采用用PMOS负负载载，其其沟沟道道薄薄层层电电阻阻或或称称方方块块电电阻阻约约为为NMOS的的2 3倍，倍，导通电阻导通电阻，功耗，功耗（与（与 NMOS相比）相比）u由于由于PMOS的导通电阻的导通电阻，延迟时间，延迟时间。,0,0，两驱动管截两驱动管截止，输出高电平；止，输出高电平；实现了或非功能实现了或非功能实现了或非功能实现了或非功能O=A+B,0,1，or 1,0，or 1,1时时,至少一至少一驱动管导通，驱动管导通，输出低电平；输出低电平；Tn1ATn2BTp伪伪伪伪NMOSNMOSNMOSNMOS 或非门或非门或非门或非门 、nACpnBpCMOSCMOSCMOSCMOS 或非门或非门或非门或非门 NMOS或非门或非门uu晶体管数量小，利于晶体管数量小，利于晶体管数量小，利于晶体管数量小，利于电路小型化发展电路小型化发展电路小型化发展电路小型化发展uu延时小，开关速度快延时小，开关速度快延时小，开关速度快延时小，开关速度快uu功耗大功耗大功耗大功耗大uu晶体管数量多，不利于晶体管数量多，不利于晶体管数量多，不利于晶体管数量多，不利于电路小型化发展电路小型化发展电路小型化发展电路小型化发展uu延时大，开关速度慢延时大，开关速度慢延时大，开关速度慢延时大，开关速度慢uu功耗小功耗小功耗小功耗小uu晶体管数量小，利晶体管数量小，利晶体管数量小，利晶体管数量小，利于电路小型化发展于电路小型化发展于电路小型化发展于电路小型化发展uu延时延时延时延时较大较大较大较大，开关速，开关速，开关速，开关速度较大度较大度较大度较大uu功耗较大功耗较大功耗较大功耗较大课堂练习：写出逻辑表达式课堂练习：写出逻辑表达式课堂练习：写出逻辑表达式课堂练习：写出逻辑表达式F=AF=ABCF=A+B+Cu静态电路静态电路静态电路静态电路 vs.vs.动态电路动态电路动态电路动态电路 动态电路动态电路是指电路中的一是指电路中的一个或多个节点的值个或多个节点的值是由存储在是由存储在电容电容 上的电荷来决定的上的电荷来决定的；静态电路静态电路是指电路的所有节点都有到地或到电源的是指电路的所有节点都有到地或到电源的电阻电阻通路通路；静态逻辑静态逻辑 稳定的输入信号使稳定的输入信号使MOS管保持在导通或截止状态，管保持在导通或截止状态，维持稳定的输出状态，维持稳定的输出状态，信号可长期保持；信号可长期保持；动态逻辑动态逻辑即使撤掉输入信号，输出状态在一定时间即使撤掉输入信号，输出状态在一定时间 内仍可保持，但最终内仍可保持，但最终不能长期保持不能长期保持。撤掉输入信号，则输出信号不存在。撤掉输入信号，则输出信号不存在。利用利用电容的存储效应电容的存储效应来保存信息；来保存信息；u静态逻辑静态逻辑静态逻辑静态逻辑 vs.vs.动态逻辑动态逻辑动态逻辑动态逻辑8.2.28.2.2动态动态CMOSCMOS逻辑逻辑 动动态态CMOSCMOS逻逻辑辑门门由由时时钟钟信信号号驱驱动动的的一一对对NMOSNMOS管管MNMN和和PMOSPMOS管管MPMP以及实现逻辑功能的以及实现逻辑功能的NMOSNMOS管电路模块管电路模块 动态动态CMOSCMOS逻辑门结逻辑门结构构动态动态CMOSCMOS二二输输入与非入与非门门u动态动态动态动态CMOSCMOS逻辑门逻辑门逻辑门逻辑门u预充预充预充预充 求值动态求值动态求值动态求值动态CMOSCMOS逻辑逻辑逻辑逻辑 vs.vs.伪伪NMOSNMOS逻辑逻辑逻辑逻辑 预充预充求值动态逻辑求值动态逻辑是在伪是在伪NMOS电路的基础上发展起来的。电路的基础上发展起来的。只用一个只用一个NMOS(或或PMOS)逻辑块实现逻辑功能，逻辑块实现逻辑功能，不同的是不同的是负载管负载管不是常通的不是常通的，而是而是受时钟信号的控制受时钟信号的控制功耗低功耗低PulldownNetwork AB伪伪NMOS电路电路预充预充预充预充 求值动态求值动态求值动态求值动态CMOSCMOS电路的特点：电路的特点：电路的特点：电路的特点：（1）把静态）把静态CMOS逻辑直接转换为伪逻辑直接转换为伪NMOS逻辑：逻辑：晶体管数目减少；功耗增大晶体管数目减少；功耗增大 （2）伪）伪NMOS电路转换为预充电路转换为预充求值动态求值动态CMOS电路：电路：晶体管数目仅仅增加晶体管数目仅仅增加1个；功耗有效地降低个；功耗有效地降低(c)预充预充-求值动态电路求值动态电路(b)伪伪NMOS电路电路PulldownNetwork AB(a)CMOS静态电路静态电路O=AO=A+B B预冲管预冲管求值管求值管 如不加该求值晶体管，如不加该求值晶体管，则当时钟控制的则当时钟控制的PMOS器器件在对输出充电的过程中，件在对输出充电的过程中，可能会在上拉路径和下拉可能会在上拉路径和下拉 路径之间产生竞争。路径之间产生竞争。后面再解析后面再解析 在在下拉路径中增加一个用时钟控制的下拉路径中增加一个用时钟控制的NMOS管管，则只在则只在PMOS器件被关闭之后才导通，才可实现逻辑器件被关闭之后才导通，才可实现逻辑求值；故，该求值；故，该NMOS管又称为管又称为求值晶体管求值晶体管。u求值晶体管求值晶体管预冲管预冲管求值管求值管In1NDNInnMNMpOut预充预充求值动态门的一般结构求值动态门的一般结构预充预充求值动态求值动态CMOS电路的一般结构电路的一般结构In1PDNInnMNMpOut预充预充求值动态门的一般结构求值动态门的一般结构In1NDNInnMNMpOut预充预充求值动态求值动态CMOS电路的工作原理电路的工作原理（1）当时钟信号）当时钟信号为低电平时：为低电平时：MP导通，导通，MN截止截止 （2）当时钟信号）当时钟信号为高电平时：为高电平时：MP截止，截止，MN导通，导通，1）NDN不导通，不导通，输出仍为高电平输出仍为高电平输出仍为高电平输出仍为高电平 2）NDN导通，导通，输出为低电平输出为低电平输出为低电平输出为低电平 输出为高电平输出为高电平输出为高电平输出为高电平In1NDNInnMNMpOut如果没有如果没有MN，当当NDN导通时：导通时：上拉路径和下拉上拉路径和下拉上拉路径和下拉上拉路径和下拉 路径之间产生路径之间产生路径之间产生路径之间产生竞争，高输出电压下降。竞争，高输出电压下降。竞争，高输出电压下降。竞争，高输出电压下降。为低电平时为低电平时,输输出保持高电平，出保持高电平，与输入信号无关，与输入信号无关，当当为高电平时，为高电平时，输出电平由输入输出电平由输入信号决定信号决定。MNMpOut预充预充求值动态求值动态CMOS反向器反向器（1）当时钟信号）当时钟信号为低电平时：为低电平时：MP导通，导通，MN截止截止 输出保持为高电平输出保持为高电平输出保持为高电平输出保持为高电平A（2）当时钟信号）当时钟信号为高电平时：为高电平时：MP截止，截止，MN导通，导通，1）A=0，Y Y为高电平为高电平为高电平为高电平 2）A=1，Y Y为低电平为低电平为低电平为低电平 Y实现了反相逻辑功能实现了反相逻辑功能实现了反相逻辑功能实现了反相逻辑功能Out课堂练习：写出逻辑表达式课堂练习：写出逻辑表达式课堂练习：写出逻辑表达式课堂练习：写出逻辑表达式O=AO=A B B晶体管数量晶体管数量晶体管数量晶体管数量N,N,输入端数目为输入端数目为输入端数目为输入端数目为KKN=K+1N=K+1N=2KN=2KN=K+1N=K+1N=K+2N=K+2课堂练习：写出逻辑表达式课堂练习：写出逻辑表达式课堂练习：写出逻辑表达式课堂练习：写出逻辑表达式ZABABCDECDEVDDzCABDEO=AO=A B+C(D+E)B+C(D+E)晶体管数量晶体管数量晶体管数量晶体管数量N,N,输入端数目为输入端数目为输入端数目为输入端数目为KKN=K+1N=K+1N=2KN=2KN=K+1N=K+1N=K+2N=K+2（2 2）比）比）比）比CMOSCMOS逻辑晶体管数少，减小了芯片面积；逻辑晶体管数少，减小了芯片面积；逻辑晶体管数少，减小了芯片面积；逻辑晶体管数少，减小了芯片面积；(3)提高电路工作速度提高电路工作速度:比静态比静态CMOS逻辑快，逻辑快，(4)负载管不是常通，比伪负载管不是常通，比伪NMOS逻辑功耗低；逻辑功耗低；(1)仍是仍是CMOS逻辑，为无比逻辑逻辑，为无比逻辑；动态动态动态动态CMOSCMOS逻辑的特点逻辑的特点逻辑的特点逻辑的特点优点优点优点优点:管子数少，面积小，速度快；管子数少，面积小，速度快；产生泄漏电流，影响动态节点的信号保持；产生泄漏电流，影响动态节点的信号保持；缺点缺点缺点缺点：出现电荷分享现象，造成信号丢失；出现电荷分享现象，造成信号丢失；需要时钟信号控制电路的工作，增加设计难度；需要时钟信号控制电路的工作，增加设计难度；u动态动态动态动态CMOSCMOS电路电路电路电路vs vs 静态静态静态静态CMOSCMOS电路电路电路电路 各输入信号在求值阶段变化，会发生逻辑错误各输入信号在求值阶段变化，会发生逻辑错误简单的单相时钟动态简单的单相时钟动态CMOS门不能进行级联；门不能进行级联；MNMpOut缺点缺点缺点缺点1 1：各输入信号在求值阶段变化，会发生逻辑错误：各输入信号在求值阶段变化，会发生逻辑错误：各输入信号在求值阶段变化，会发生逻辑错误：各输入信号在求值阶段变化，会发生逻辑错误（1）当时钟信号）当时钟信号为低电平时：为低电平时：MP导通，导通，MN截止截止 A（2）当时钟信号）当时钟信号为高电平时：为高电平时：MP截止，截止，MN导通，导通，1）A=0，Y Y为高电平为高电平为高电平为高电平 2）A=1，Y Y为低电平为低电平为低电平为低电平 3）A=0，Y Y为高电平为高电平为高电平为高电平 YAY逻辑错误逻辑错误逻辑错误逻辑错误实际逻辑实际逻辑实际逻辑实际逻辑Y=AY=A 电源通过电源通过MP导通向电容导通向电容CL充电，电荷全部分布在充电，电荷全部分布在CL上上缺点缺点缺点缺点2 2：各输入信号求值阶段变化改变，会引起电荷分享问题，使：各输入信号求值阶段变化改变，会引起电荷分享问题，使：各输入信号求值阶段变化改变，会引起电荷分享问题，使：各输入信号求值阶段变化改变，会引起电荷分享问题，使输出信号受到破坏输出信号受到破坏输出信号受到破坏输出信号受到破坏=0B=0A=0（1）当时钟信号）当时钟信号=0,A=0,B=0时：时：MP导通，导通，MN截止，截止，M1截止，截止，M2截止截止 O=AO=A B B 输出为高电平输出为高电平 M1导通，导通，电容电容电容电容C CL L向电容向电容向电容向电容C C1 1充电，本充电，本充电，本充电，本应全部分布在应全部分布在应全部分布在应全部分布在C CL L上的电荷上的电荷上的电荷上的电荷，部分分，部分分，部分分，部分分布在布在布在布在C C1 1上，导致输出的高电平下降。上，导致输出的高电平下降。上，导致输出的高电平下降。上，导致输出的高电平下降。=1B=0A=1（2）当时钟信号）当时钟信号=1,A=1,B=0时：时：MP截止，截止，MN导通导通，M1导通导通，M2截止截止 当当 比较大，使得比较大，使得 小于高小于高电平输出的阀值电压后，输出信号电平输出的阀值电压后，输出信号受到破坏受到破坏O=AO=A B B缺点缺点缺点缺点3 3：产生泄漏电流，影响动态节点的信号保持；：产生泄漏电流，影响动态节点的信号保持；：产生泄漏电流，影响动态节点的信号保持；：产生泄漏电流，影响动态节点的信号保持；（1）时钟频率比较高时，晶体管的亚阈值电流比较大）时钟频率比较高时，晶体管的亚阈值电流比较大影响高输出电压信号的保持。影响高输出电压信号的保持。（2）芯片的尺寸越小，晶体管的亚阈值电流越大）芯片的尺寸越小，晶体管的亚阈值电流越大高输出电压信号的保持越困难。高输出电压信号的保持越困难。MNMpOutA=0A=0Y预充值预充值求值求值Y=AY=A缺点缺点缺点缺点4 4：简单的单相时钟动态：简单的单相时钟动态：简单的单相时钟动态：简单的单相时钟动态CMOSCMOS门不能进行级联门不能进行级联门不能进行级联门不能进行级联Y=XY=X+0=X0=XXY实际输出实际输出实际输出实际输出=1=1=1=1=0=0=1=11 1 为了避免预充为了避免预充-求值动态电路在预充期间不真实输出影响下求值动态电路在预充期间不真实输出影响下一级电路的逻辑操作，一级电路的逻辑操作，NMOS与与PMOS电路不能直接级联，而电路不能直接级联，而是采取是采取NMOS和和PMOS交替级联的方法，或者交替级联的方法，或者采用静态反相器采用静态反相器隔离隔离，即采用，即采用多米诺电路。多米诺电路。缺点缺点缺点缺点5 5：需要时钟信号控制电路的工作，增加设计难度：需要时钟信号控制电路的工作，增加设计难度：需要时钟信号控制电路的工作，增加设计难度：需要时钟信号控制电路的工作，增加设计难度 要使电路正常工作要使电路正常工作:(1)时钟信号为低电平时间必须大于电路上升时间；时钟信号为低电平时间必须大于电路上升时间；(2)时钟信号为高电平时间必须大于电路的下降时间。时钟信号为高电平时间必须大于电路的下降时间。请分析下列电路的工作原理，画出输出端请分析下列电路的工作原理，画出输出端OUTOUT的波形。的波形。f ff f A A B BC COUTOUTf fA AB BC C作业：作业：工作原理工作原理f ff f A A B BC COUTOUTf fA AB BC C预充预充-求值动态电路求值动态电路求值求值预充预充求值求值O=(AO=(A+B)CB)COUTOUT(A(A+B)CB)C预充预充预充预充-求值动态电路求值动态电路求值动态电路求值动态电路:各输入信号在求值阶段变化，会各输入信号在求值阶段变化，会各输入信号在求值阶段变化，会各输入信号在求值阶段变化，会发生逻辑错误发生逻辑错误发生逻辑错误发生逻辑错误为低电平时为低电平时,输出保输出保持高电平，与输入信持高电平，与输入信号无关，当号无关，当为高电为高电平时，输出电平由输平时，输出电平由输入信号决定入信号决定。8.2.5 CMOS8.2.5 CMOS多米诺（多米诺（DominoDomino）逻辑电路）逻辑电路 多米诺多米诺CMOS电路由一级电路由一级预充预充-求值动态逻辑门求值动态逻辑门加一级加一级静态静态CMOS反相器反相器构成：构成：u 经过反相器输出，提高了输出驱动能力，经过反相器输出，提高了输出驱动能力，u解决了解决了NMOS与与NMOS动态电路不能直接级联的问题。动态电路不能直接级联的问题。u实现不带非的逻辑实现不带非的逻辑（1 1 1 1）CMOSCMOSCMOSCMOS多米诺（多米诺（多米诺（多米诺（DominoDominoDominoDomino）逻辑电路工作原理）逻辑电路工作原理）逻辑电路工作原理）逻辑电路工作原理（1 1）=0=0是预充阶段，使是预充阶段，使V1V1为高电平，输出低电平；为高电平，输出低电平；（2）当）当=1时，若时，若A=B=1，则，则M1，M2和和MN1构成下拉通路导构成下拉通路导通，使通，使V1放电到低电平，反相后输出高电平。放电到低电平，反相后输出高电平。（3）若两个信号不全为高，则输出保持为低电平。）若两个信号不全为高，则输出保持为低电平。Y=ABY=AB（2 2 2 2）CMOSCMOSCMOSCMOS多米诺（多米诺（多米诺（多米诺（DominoDominoDominoDomino）逻辑电路的特点）逻辑电路的特点）逻辑电路的特点）逻辑电路的特点M1M2（1 1）=0=0是预充阶段，使是预充阶段，使V1-V4V1-V4被预冲到被预冲到VDD,VDD,与与A-EA-E的状态无关的状态无关M5M6M7M8 由于由于由于由于NMOSNMOSNMOSNMOS多米诺电路在预充期间的输出为低电平，它不会使下多米诺电路在预充期间的输出为低电平，它不会使下多米诺电路在预充期间的输出为低电平，它不会使下多米诺电路在预充期间的输出为低电平，它不会使下级级级级NMOSNMOSNMOSNMOS管导通管导通管导通管导通，因此，因此NMOSNMOS的多米诺电路直接级联不会影响下一级电的多米诺电路直接级联不会影响下一级电路正常工作。路正常工作。M1M2（2）当）当=1时，若时，若A,B,C,D,E A,B,C,D,E=1 1)由由0 1时，时，M3，M5，M7均截止，均截止，V2，V3，V4均保持高电位均保持高电位 2 2）A,B=1A,B=1A,B=1A,B=1，V1开始放电：当开始放电：当V1由由10时，时，M3才导通才导通 3）M3导通后，导通后，V2开始放电：当开始放电：当V2由由10时，时，M5才导通才导通 4）M5导通后，导通后，V3开始放电：当开始放电：当V3由由10时，时，M7才导通才导通 5）M7导通后，导通后，V4开始放电：当开始放电：当V4由由10时，输出才为高电平时，输出才为高电平M5M6M7M8（3 3 3 3）CMOSCMOSCMOSCMOS多米诺（多米诺（