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天线效应:小尺寸的 MO S管的栅极与很长的金属连线接在一起，在刻蚀过程中, 这根金属线有也许象一根天线同样收集带电粒子， 升高电位, 并且可以击穿 MO S管的栅氧化层， 导致器件的失效。这种失效是不可恢复的。不仅是金属连线， 有时候多晶硅也可以充当天线。 这里的导体面积 A r e m e tal是指从 MOS管的输入端开始算起,直至达到该回路最顶层金属线之下的所有金属互连线( i， ， 为互连节点所属的金属层号,j 为金属层上的互连节点编号)的面积总和。在这些金属互连线上将会累积电荷并导致输入端M S管栅氧化层浮现也许被击穿的潜在危险。而顶层金属线之下连至输出端晶体管栅极的金属线并不会被计算在内， 这是由于在芯片的制造过程中其上多余的游离电荷可以通过低阻的输出端 MOS管顺畅泻放。 同理， 顶层金属线也不会对A 的值做出任何奉献, 因其最后被刻蚀完毕的同步, 就标志着从输入 MO S管到输出MS管的通路正式形成, 多余的电荷此时所有可以通过输出端得到泻放。栅氧化层面积 Ar g t e则是指各个输入端口所连接到的不同晶体管(G K ) 的栅氧化层的面积总和。以图 1所EM(电迁移)：电迁移是指金属材料中存在大电流的状况下，金属离子在电流作用下浮现宏观移动的现象，平常生活中的家用电线等金属导线由于没有良好的散热能力, 稍大的电流强度就会导致保险丝熔断而断路，因而从不浮现电迁移现象。集成电路芯片中的金属连线则不同： 它们有良好的散热环境，一般可以承受高达A/m2（约为一般家用电线承受极限的100倍）以上的电流强度和由此导致的大概10的高温。在高温下，金属离子变得 “活泼” 了，大量电子的剧烈撞击就很容易推动它们发生宏观迁移，这种迁移现象是电流导致的, 因而称为电迁移。在集成电路芯片中浮现电迁移时,金属离子会在阳极附近堆积，严重时会形成小丘或突起，同步,在阴极附近的导线内浮现空洞, 见下图： 一一种芯片从开始正常工作到发生互连线电迁移失效为止的时间段称为其电迁移寿命。制造出电迁移寿命不低于有关原则的金属互连线是芯片制造业的基本规定。 IR drp : 电压降是指出目前电源网络上的电压下降或地线网络上的地线反弹的一种现象。一般会假设在芯片内的电源为抱负电源,它能在瞬间给芯片上的所有单元(涉及宏单元)提供足够大的电流从而使芯片上的电压保持为统一的值。事实上，由于金属连线的宽度越来越窄,导致它的电阻值上升，因此在整个芯片范畴内将存在一定的电压降。电压降的大小取决于从供电Power D或rundPAD到所计算门单元之间的等效电阻的大小。Soc设计中的每一种逻辑门单元的电流都会对其他逻辑门单元导致不同限度的电压压降。如果连接到金属电源线上的逻辑门单元同步有翻转动作，导致的电压降会更大。然而，某些部分的同步翻转又是非常重要的，例如时钟网络和它所驱动的寄存器，在一种同步电路设计中它们必须同步翻转。因此，一定限度的电压降是不可避免的。90m工艺下电压降问题比0.18um更加突出。在纳米工艺电路设计中，由电压降引起的延时变化达50%或者更多。串扰：串扰的产生重要是受到线间寄生效应的影响,即同步的电感和电容串扰，但在目前的开关速度下,电容串扰占主导地位。典型的串扰是相邻金属线之间的耦合电容(croscoping）影响了其中一根线的信号完整性的成果。在逻辑门驱动互连线时，一根互连线一般与几根相邻线耦合,它们有垂直方向的和水平方向的。互连线耦合电容涉及平行线间耦合电容、交叉线间耦合电容、线对地耦合电容等，如下图所示。研究时只关注同层相邻线对门延迟和线延迟的影响，称这根互连线为“受害线”(agresor)，对它导致影响的线叫“侵害线”(vicm）。目前工艺比此前有更多的金属层，则耦合电容与地电容之间的比值就加大，其影响就越严重了。同步在0m工艺下,器件阈值电压越小,其噪声冗余就越小,以往被忽视的串扰目前不得不考虑。串扰的危害很大，由于两条线之间的耦合电容的影响,侵害线上的变换引起受害线不想要的变换，从而引起电路逻辑失灵，使接受器浮现反复的逻辑变换,从而使受害线上信号完整性受到破坏。冗余通孔（dobl vis ): 热循环现象会导致铜互连线产生空隙，从而减少在较长互连线中产生的拉应力。这些空隙最有也许在通孔的底部形成,从而使通孔成为引起良率和可靠性问题的首要因素。这个问题可以通过以提高成品率为目的的布局来解决。设计人员应尽量在同一层面走线，以避免不必要的通孔。然而，当必须放置通孔时,优化布局与布线工具可以插入某些冗余的通孔,即在只需一种通孔时放置两个或三个通孔，如下图所示。这样,虽然在某一通孔浮现了空隙时，也可以保持接触,从而提高了成功接触的概率,因此可在设计进入实际生产中提高成品率。金属脱落(Metal liftf):为了向芯片内部提供充足的电流，工0PAD单元和芯片中的电源环（porring）往往采用很宽的金属布线，但宽金属也会受到热效应影响的限制。当芯片在正常工作时,/O P单元和电源环上都会流过很大的电流，电流的热效应使金属逐渐变热。当金属变热后,大块金属的侧边惯性制止了侧边膨胀，从而导致了金属中部发生膨胀，这使得金属的中间区域向上膨起，这种现象叫金属脱落（Ietallftoff)。在芯片的长期工作中,这种膨胀现象反复发生,最后导致金属破坏芯片的绝缘层和钝化层,以致外界的杂质进入芯片,与芯片内部的材料发生反映，从而导致芯片的失效。对于金属来说,尺寸越小，侧边惯性越小，因此这种现象对较窄的金属线影响很小,但对于宽金属线却会导致致命的损害。因此目前的芯片制造厂商都会对金属线的宽度有一种最大值的限制，如目前TSM0.1um工艺的这个值都是35um,而在SMCgonm工艺这个值为2um。在芯片的幅员里,如果遇到超过这个限制值的宽金属，目前通用的解决措施是在宽金属上开槽(sl),这个措施可以有效地缓和金属热胀冷缩所导致的破坏。由于金属开槽设计与金属的间距,膨胀系数有关,因此金属开槽的设计规则。芯片制造厂商在设计规则中均有具体的规定。金属密度：金属密度(meal density)是除了天线效应和金属脱落外，可制造性设计中另一种重要的内容。.8m以上的工艺往往都设定了金属密度的最小值,但是对最大值没有限定。但进入9m工艺后,金属密度的最大值也进入了考虑的范畴，如下表所示。 规定金属密度最小值的因素是为理解决金属过刻的问题,而规定金属密度最大值，重要出于两个目的:1减少核心区域(criical aea,CA)。iiealarea被定义为容易受杂质影响的区域,容易产生电路短路(st)或者开路(open)。某个区域的金属密度越大，受杂质影响的几率越大。.避免金属侵蚀（Mtl Ersin)。在化学机械抛光CM过程中,由于金属的材料相对隔离介质较软,容易产生碟形的凹槽（dishing),当金属密度太大或者金属太宽的时候，ishing进一步严重时就产生金属侵蚀。金属侵蚀的影响就比较大了,金属层的R参数变差，电流能力变差,电压降(I drop)变大,也许产生开路（on）等等。因此对于宽金属要开槽，除了metal liftof的考虑，metal rosion也是因素之一。 5纳米下时钟树性能指标的选择： AM9核时钟树生成时有某些约束条件,例如规定期钟偏斜不不小于10皮秒。时钟偏斜规定是时钟树各项性能中最重要的，之因此选择100p是出于设计以及工艺因素的，重要是由于5纳秒工艺库自身特性引起的。在65纳米工艺下，由于mos元件阈值电压的减少，原则单元的速度都相对90纳米得到了提高。对满足建立时间来说,这是好的现象；但对于保持时间来说就起到了相反的作用,由于数据的传播更快了,更容易浮现保持时间的违规现象。如公式clk1Tcq+min（Tlgic）Tk2+Tod，得到 mi(gi)+TcqTho。假使最严格状况,mi（ogic）=0，即两个寄存器之间直接相连,完全没有多余的逻辑，此时有,TcqThold即时钟偏斜必须不不小于寄存器延迟与保持时间规定之差。否则，在形成时钟之后在时序分析时一定会产生大量的保持时间违规现象，用人工措施去修复由于时钟设计不合理而导致的保持时间违规的话是极其费时得不偿失的。必须通过时钟树生成中的约束来解决。如果我们进一步忽视保持时间Thd的话，可得，cq。由于如前所述，65纳米工艺，原则单元的速度变快了，如果Tcq,因此。即时钟偏斜的容许最大值变小了。观测了R核采用的纳米原则单元库后可以发现，一般65纳米工艺库中的寄存器元件的Tc在迅速拐角下(Best ornr)大概是100ps左右，而0纳米工艺的库中，c一般是s左右。很明显,65纳米工艺下时钟树的偏斜规定变得更高了,因此本次AR核的时钟约束必须应当比90纳米的设计要严格某些。本次R9核时钟树的约束必须要覆盖如上图中也许浮现的最坏状况，课题在进行约束时直接定义其为10ps。超深亚微米工艺的缺陷: 硅基CMO工艺集成电路性能的提高重要是通过对器件尺度以及电源电压进行合理的按比例缩小,但这一缩小不是无限的。随着器件沟道长度、氧化层厚度以及电源电压的缩小,诸如短沟道效应（shortchannleffect,SCE）、漏感应势垒减少效应(Dan-Induced Barier.Lwering,DIBL)、穿通效应(punch-throg）以及热载流子效应（,hotcarrer eect）、量子隧道穿透等“次级”效应将会越来越难于克服。漏感应势垒减少效应、量子隧道穿透等效应的增强将增大晶体管的漏电流,进而增长器件的静态功耗。当静态功耗在总功耗中达到一定比例,并且器件的输出电导不小于其跨导时,晶体管尺寸缩小就达到了极限。Clockgate：
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