400HZ中频电源设计

400HZ中频电源设计引言1设计要求1400Hz中频电源的硬件原理与设计13.1振荡电路23.2分频电路23.3积分电路4.4放大电路6.2控制电路的原理与设计方案9测试结果116结论12参考文献13致谢14附录系统电路图14英文资料及中文翻译151引言400Hz中频电源，可广泛应用于舰艇，飞机及机载设备以及工业控制设备，例如，旋转变压器是一种信号检测设备，通过角度的改变，可实现输出电压的改变，进而为控制设备提供控制信号。利用400Hz中频电源给旋转变压器供电，可以实现系统电信号的控制，将非电量转变成了电量。在航天航空设备中，中频电源性能的优劣和可靠性将决定着航行器的安全行驶与战斗力的发挥。新型中频电源自动控制系统具有电路简单，可以实现复杂的控制，控制灵活且具有通用性的优点。当电源本身特性发生变化时候，完全可以通过对软件参数进行修改来对电路进行改动，可以为进一步实现集中控制带来方便。采用新型数字控制系统后，中频电源具有启动平稳、运行稳定、控制精度高、调试与维修方便、体积小等优点。2设计要求(1) 实现输出频率为稳定的400Hz正弦波。(2) 输出波形没有明显失真。(3) 输出电压为25V65V连续可调(有效值)。3400Hz中频电源的硬件原理与设计4MHz信号基准电源，通过分频电路进行分频得到400Hz的信号，经过积分电路将方波转化为正弦波，为提高电压的幅值还要经过放大电路进行放大，再通过升压变压器使最后的输出电压的有效值在25V65V之间。通过检波电路得到直流电压，AD采集首先将模拟信号转变成数字信号后，再将采集到的电压值送到单片机中，最后通过单片机送到数码管显示电压，为保证放大电路中TDA7294的正常工作，单片机控制系统还通过稳压电路为其提供电压。中频电源设计原理流程图如图3-1所示。振荡电路分频电路积分电路放大电路图3-1400Hz中频电源设计原理流程3.1振荡电路为得到频率稳定性很高的振荡信号，多采用由石英品体组成的石英品体振荡器。石英晶体的电路符号及振荡电路如图3-2所示。图3-2振荡电路在石英晶体两个管脚加交变电场时，它将会产有利于一定频率的机械变形，而这种机械振动又会产生交变电场，上述物理现象称为压电效应。一般情况下，无论是机械振动的振幅，还是交变电场的振幅都非常小。但是，当交变电场的频率为某一特定值时，振幅骤然增大，产生共振，称之为压电振荡。这一特定频率就是石英晶体的固有频率，也称谐振频率。石英晶体的选频特性非常好，串联谐振频率fs也极为稳定，且等效品质因数Q值很高。只有频率为fs的信号最容易通过，而其他频率的信号均会被晶体所衰减。电路中并联在两个反相器4069输入，输出间的电阻R的作用是使反相器工作在线性放大区，R的阻值分别为3.3k和2.7k。电容C用于两个反相器间的耦1合，而C2的作用，则是抑制高次谐波，以保证稳定的频率输出。电容C2的选择应使2nRC2fs1，从而使RC2并联网络在fs处产生极点，以减少谐振信号损失。C1的选择应使C1在频率为fs时的容抗可以忽略不计。电路的振荡频率仅取决于石英晶体的串联谐振频率三，而与电路中的R，C的数值无关。这是因为电路对fs频率所形成正反馈最强而易于维持振荡。为了改善输出波形，增强带负载的能力，通常在振荡器的输出端再加一级反相器4069。输入的信号为4MHz，这样输出的信号频率为4MHz。3.2.1 3.2分频电路CD4024分频器然后进入CD4024分频器1。CD4024是多位二进制输出串行计数器，它是7位的串行计数或分配器。如图3-3所示。是由D型触发器组成的二进制计数器。多位二进制计数器主要用于分频和定时，使用极其简单和方便。CD4024特点是IC内部有7个计数级，每个计数级均有输出端子，即Q1Q7。CD4024计数工作时，Q1是CP脉冲的二分频；Q2又是Q1输出的二分频；Q3又是Q2输出的二分频所以有fQ7=f2cp。所以进入CD4024的信号4096KHz在Q1端输出的信号为2048KHz，在Q2端输出的信号为1024KHz，在Q3端输出的信号为512KHz，在Q4端输出的信号为256KHz，在Q5端输出的信号为128KHz，在Q6端输出的信号为64KHz，在Q7端输出的信号为32KHz。然后32KHz的信号又进入一个CD4024分频器，在第二个分频器的Q1端的输出信号为16KHz，在Q2端的输出信号为8KHz，在Q3端的输出信号为4KHz。3.2.2 这样输出频率为4KHz的信号又进入下一个分频器74LS90O74LS90计数器74LS90是异步十进制计数器2。其逻辑电路图和引脚图如图3-4所示。它由1个1位二进制计数器和1个异步五进制计数器组成。如果计数脉冲由CLK0端输入，输出由Q0端引出，即得二进制计数器；如果计数脉冲由CLK1端输入，输出由Q1Q3引出，即是五进制计数器；如果将Q0与CLK1相连，计数脉冲由CLK0输入，输出由Q0Q1引出，即得8421码十进制计数器。因此，又称此电路为二一五一十进制计数器。U3*CLK1/CLK0MR2MR1Q3Q2MS2Q1MS1Q074LS90111800Hz主800HzDDQS*CLKDCQ25374LS741O_6U4A4+5v图3-474LS90计数器管脚图本设计中信号由CLK1端输入，输出由Q1Q3引出，即是五进制计数器。也可看成五分频器，即Q3是CLK1输出的五分频，Q2是Q3输出的五分频4KHz信号输入在Q3端输出是800Hz信号。此点输出波形为脉冲波形。输出为800Hz的信号又进入下一个分频器一D触发器。3.2.3D触发器边沿型D触发器如图3-5所示。J400HzR55.1k1R65.1k图3-5D触发器边沿型触发器的特点是，输出状态发生变化的时刻只能在时钟脉冲CP的上升沿触发。输出状态Qn+1的值仅仅取决于Qn及CP信号有效沿时刻的输入信号，具备这种特点的触发器就叫做边沿型触发器。D触发器是一种延迟型触发器，不管触发器的现态是0还是1，CP脉冲上升沿到来后，触发器的状态都将改变成与CP脉冲上升沿到来时的D端输入值相同，相当于将数据D存入了D触发器中。表3-1是边沿型D触发器的功能表。Qn+1=D（3.1）D触发器为二分频触发器。即从Q输出的信号为400Hz的方波。400Hz方波要进行二次积分，整形变成正弦波。3.3积分电路3.3.1方波变三角波Rdt如果电容两端的初始电压为零，则(3.3)(3.4)Uo(t)=-JUidt0当Ui(t)是幅值为Ej的阶跃电压时Uo(t)=-JUidt=-EitRCRC此时，输出电压Uo(t)随时间线性下降，如(33)可知，时间常数RC的数值越大，达到给定的uo值所需要的时间越长。|Ui(t)Ei0*tTUo(t)0tt图36(c)输入为方波时的输出图36(b)输入为阶跃电压时的输出波形波形当Uj(t)是峰值振幅为Uip-p的方波时，Uo(t)的波形则为三角形波，如图36Uop-P=RC(3.5)(c)所示。这时，根据式(3.4)，输出电压的峰一峰值为在实际的积分电路中，通常都在积分电容C的两端并接反馈电阻Rf如图36(a)所示。Rf的作用是产生直流负反馈，目的是减小集成运放输出端的直流漂移。但是，Rf的存在将影响积分器的线性积分关系，这时，输出积分波形将如图36(b)虚线所示。因此，为了改善积分器的线性度，Rf值取大些，但太大对抑制直流漂移不利，因此，Rf应取适中的数值。3.3.2三角波变正弦波如图37所示。经过二次积分所得到的波形是正弦波，但此时正弦波是带有直流的波形，频率是400Hz。经过整形滤出直流波形变成正弦波。t图3-7三角波变正弦波三角波再经过一次积分变成正弦波。然后进入放大电路，输出电压的幅度不够所以要经过多次放大。3.4放大电路3.4.1负反馈放大反馈：可描述为将放大电路的输出量（电压或电流）的一部分或全部，通过一定的方式送回放大电路的输入端。我们有时把引入反馈的放大电路称为闭环放大器，没有引入的称为开环放大器。它可分为负反馈和正反馈。反馈输入信号能使原来的输入信号减小即为负反馈，反之则为正反馈。就是通过比较反馈前后的输入量的改变情况，若反馈后的净输入量减小则为负反馈，反之则为正反馈。（净输入量是反馈后的输入量）判断的方法是：瞬时极性法。先将反馈网络与放大电路的输入段断开，然后设定输入信号有一个正极性的变化，再看反馈回来的量是正极性的还是负极性的，若是负极性，则表示反馈量是削弱输入信号，因此是负反馈。反之则为正反馈6。负反馈对放大倍数的影响（1）负反馈使放大倍数下降(3.6)由放大倍数的一般表达式：Af=+FA我们可以看出引入负反馈后，放大倍数下降了（1+FA）倍。（2）负反馈提高放大倍数的稳定性我们用相对变化量来表示（对上式求导）：务=再号（）从上式我们可以看出放大倍数的稳定性也提高了（1+FA）倍。负反馈可以使放大电路的非线性失真减小，它还可以抑制放大电路自身产生的噪声。本设计选用的是加法电路如图3-9所示。在反相比例放大器的基础上增加几个输入支路便组成反相求和运算电路。如图所示，其输出电压为Uo=-Ui1也+Ui2R1R2(3.8)如果Rf=r1=r2，贝UUo=-(ui1+Ui2)。图3-9加法电路经过两级负反馈放大调整，输出的仍为400Hz的正弦波形，电压幅值适当调节。3.4.2 TDA7294放大TDA7294是著名的ST意法微电子公司推出一款新型DMOS大功率音频功放集成电路，它具有较宽范围的工作电压，（VCC+VEE）=80V；较高的输出功率（高达100W的音乐输出功率），并且具有静音待机功能，以及过热、短路保护功能。很小的噪声和失真，其音质极具胆味，这缘于其内部电路从输入到输出都是场效应器件。TDA7294实际功率能达到50W的功放IC,在过热保护方面的表现已经做得非常好。他们在功放IC的发热温度低于最高允许值时，输出信号波形始终都保持正常。必须在功放IC金属片上的温度到达115度之后，它们才关段输出。相对于其他大功率功放IC来说，TDA7294确实是其中的佼佼者。经实际使用证明：这款功放IC本身的静态输出背景噪声电压不大于0.25Mv,在4欧负载上输出1W功率时的信噪比已大于75Db，在4欧负载上满功率输出50W功率时的信噪比将高达95Db。TDA7294如图3-10所示。该器件为15脚封装,各端脚作用如下：脚为待机端；脚为反相输入端；脚为正相输入端；脚接地；（5）、（11）、（12）脚为空脚；脚为自举端；脚为+Vs（信号处理部分）；脚为-Vs（信号处理部分）脚为待机脚；脚为静音脚；（13）脚为+Vs（末级）；（14）脚为输出端；（15）脚为-Vs（末级）。OUTCh|4U8121531441351261171089图3-10TDA7294芯片TDA7294主要参数如表3-2所示。表3-2TDA7294参数TDA7294主要参数Vs（电源电压）10V40VIO（输入电流峰值）10APO（RMS连续输出功率）当Vs=35V、R=8。时PO=70W当Vs=27V、R=4。时PO=70W音乐功率（有效值）当Vs=38V、R=8。时P=100W当Vs=29V、R=4。时P=100WTDA7294内部线路设计以音色为重点，兼有双极信号处理电路和功率MOS的特点，具有耐压高、低噪音、低失真度等特色，短路电流及过热保护功能使其性能更加完善。TDA7294标准应用电路如图3-11所示，电路闭环增益为30dB,增大R3或减小R2可以提高放大器增益,反之增益下降；R4、C4决定待机时间常数，取值大时增加等待开/关时间，反之缩短时间；R5、R6、C3决定静音时间常数，取值大时静音时间延长，反之缩短；当控制端接低电位时为待机或静音状态。当控制端接Vs时，因（R5+R6）R4,脚比脚后升到高电位，而关机时先变为低电位，这就使待机和关机过程均在静音状态下进行，保证了放大器开关机无噪声。图3-11TDA7294标准应用电路信号经C1、R1输入IC正相输入端脚。R7和IC第脚的R3、C3、C4构成负反馈网络，本放大器的闭环增益约34倍。、脚分别是待机、静音端，由于第脚R、C网络时间常数比第脚大，使得开关机均在静音下进行，避免了开关冲击声，C7为自举电容。通过TDA7294放大后输出信号频率仍为400Hz，电压的幅值在40V左右。然后通过升压变压器，变压比为1：4,得到的电压幅值为170V左右，则有效值在65V左右。经过检波电路后，得到直流电压，有效值在25V65V之间，频率仍为400Hz。4电子控制单元电路。4.控制电路的原理与设计方案4.1电源供给模块+V1和-V1的电源如图4-3所示。图4-3+V1和-V1供电模块+V1和-V1分别提供+30V和-30V电压供给TDA7294所用。 继电器的定义继电器是一种当输入量（电、磁、声、光、热）达到一定值时，输出量将发生跳跃式变化的自动控制器件。继电器也是一种电门，但与一般开关不同，继电器并非以机械方式控制的，它是以一定的输入信号（如电流、电压或其它热、光非电信号）实现自动切换电路的“开关”。所以，它是一种自动电器元件。 继电器的分类继电器的分类方法较多，可以按作用原理、外形尺寸、保护特征、触点负载、产品用途等分类。按作用原理分为：电磁继电器（在输入电路内电流的作用下，由机械部件的相对运动产生预定响应的一种继电器）。固态继电器（输入、输出功能由电子元件完成而无机械运动部件的一种继电器）。时间继电器、温度继电器等。 继电器工作原理本设计中是一款固态继电器，固态继电器是一种由固态电子组件组成的新型无触点开关，利用开关三极管的开关特性，达到无触点、无火花、而能接通和断开电路的目的，控制信号通过三极管使发光二极管发光，光源促使与继电器相连的三极管导通，电能转换为磁能，从而使继电器开关闭合，这样就可以输出V1电压。V3和V5的电源如图4-4所示。C41103图4-4V3和V5供电模块V3和V5通过芯片7805分别提供+5V电压。V2和V4的电源如图4-5所示。图4-5V2和V4供电模块V2和V4通过芯片LM317分别提供+9V电压。5测试结果分步调试过程测量值如下表表5-1测量值电路波形频率测试电压振荡电路正弦波4MHz4.63V分频电路CD4024分频方波4KHz6.49V74LS90分频脉冲波形800Hz3.17VD触发器方波400Hz3.12V积分电路正弦波400Hz0.56V放大电路负反馈放大正弦波400Hz1.76VTDA7294放大正弦波400Hz42.6V升压变压器正弦波400Hz170.4V检波电路正弦波400Hz60V(有效值)调试过程中，振荡电路出来的频率是十分稳定的，因为本设计要求的频率稳定性特别高，所以一定要通过石英晶体振荡电路给整个电路一个稳定的信号。分频电路中因为CD4024是由D触发器构成的，所以出来的波形是方波。经过积分电路以后，正弦波是带有直流的，要通过整形，变成正弦波。在TDA7294放大之前，电压的幅值都是不够大的，所以要经过TDA7294放大，放大倍数很大，由图表可以看出。(1) 输出结果的测量试验的结果通过对旋转变压器输出电压的测量，结果符合要求。旋转变压器可以改变的最大变压比为0.45,如输入为10V的电压，最大输出电压为4.5V。本设计通过旋转变压器的旋转角度，电压在027V可调。用示波器查看，通过升压变压器以后的电压为170V左右，也即为电压的峰峰值为170V，则电压的有效值为170：22=60V。所以输出电压的值为60V，与设计所输出的电压值相吻合。图5-1示波器显示电压的图形图5-1为通过示波器显示的波形(示波器显示通过升压变压器后的波形)，电压为最大值为Vmax=170V，也频率为400Hz，时间即为t=s。电压的有效值为170：25=60V。4006结论通过对400Hz中频电源的设计的研究和试验，得出如下结论：该电源最后通过对旋转变压器的旋转角度的改变进而改变其电压值的测量，符合其最后输出电压的标准。(1) 在此期间保证400Hz频率的不变，波形没有明显的失真。(2) 该系统结构简单，成本低，控制精确。可以用于舰艇，飞机及机载设备、雷达、导航等军用电子设备，以及其它需要400Hz中频电源控制设备。参考文献1 曹汉房，陈耀奎.数字技术教程，北京：电子工业出版社，1995年2635.2 康华光，邹寿彬.电子技术基础（数字部分），北京：高等教育出版社，2003年，253259.3 李士雄，丁康源.数字集成电子技术教程，北京：高等教育出版社，1993年，6370.4 康华光，陈大钦.电子技术基础（模拟部分），北京：高等教育出版社，2003年，333335.5 衣承斌，刘京南编.模拟集成电子技术基础。南京：东南大学出版社，1994年，102115.6 童诗白主编.模拟电子技术基础，北京：高等教育出版社，1998年，7078.7 李广弟，朱月秀，王秀山.单片机基础（修订版），北京：北京航空航天大学出版社，2001年，1617.8 刘瑞新，赵全利，赵建军等.单片机原理及应用教程，北京：机械工业出版社，2003年7月，157164.9 梅丽凤，王艳秋，张军等.单片机原理及接口技术，北京：北京交通大学出版社，2004年，296303.10 楼然苗，李光飞.51系列单片机设计实例，北京：北京航空航天大学出版社，2002年，4952.11 吴金戌，沈庆阳，郭庭吉.8051单片机实践与应用，北京：清华大学出版社，2001年，293300.12 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Wu,X.,Hang,G,Energyrecoverycircuitswithcrosscoupledstructure,J.ofCircuitsandSystems(inChinese),2000,5(2),1一8.致谢转瞬之间大学三年的生活已经接近尾声，从上学期毕业设计题目的选择到现在顺利的完成，在此过程中我非常感谢我的指导老师李杰老师，他们给予了我极大的帮助与支持使我受益匪浅。在不久的几个月，我也要踏上工作岗位，老师们那种踏实勤恳、一丝不苟、认真求实的优良品质和学习作风是值得我去学习和发扬的。毕业设计是对我大学三年学习的总结和概括，基本融会了我所学到的知识，在本课题的研究上，虽然我遇到很多麻烦和困难，但是李杰老师给予了我很大支持和鼓励。从最初的实物制作到程序的编写，一遍一遍的重复调试，使我深深的感受到在任何时候都不要轻言放弃，做人如此，做事亦如此。设计过程加深了我对所学知识的掌握，同时也接触到不少新的知识，既增长了见识，又开阔了眼界。最后我要对我的老师们说一句老师您辛苦了，衷心的谢谢您！附录系统电路图PNPHEADER2B1B2B3B4JP3PNP1B4JP2HEADER4英文资料及中文翻译FLIP-FLOPS1 IntorduceInthispassage,weshowhowtodesignflip-flops,whichoperateasone-bitmemorycells.Flip-flopsarealsocalledlatches.Logiccircuitsconstructedusingflip-flopscanhavethepresentoutputbeafunctionofboththepastandpresentinputs.Suchcircuitsarecalledsenfientiallogiccircuits.Allflip-flopsarebasedonthesameprinciple:Positivefeedbackisusedtoproduceacircuitthatisbistable.Abistablecircuitisonethathastwostableoperatingpoints.Whichoperatingpointthecircuitisiniscalledthestateofthecircuit.Ifthestatecanbesensedandchanged,thenthecircuitcanfunctionasaone-bitmemoryelement.ThesimplestbistablecircuitisconstructedusingtwoinvertersinaloopasshowninFigure1一1.Thiscircuitonlyhastwonodes,AandB.Becauseoftheinverters,ifAishigh,Bmustbelowandviceversa;hence,thecircuithastwostablestates.Theoperationofthebistablecircuitcanalsobeviewedusingaplotofthetransfercharacteristicofthetwoinvertersinseries,asshowninFigure12.Part(a)ofthefigureshowsthestatictransfercharacteristicofoneoftheinverters.Whentheinputvoltageisbelowthethreshold(alogicalZERO),theoutputvoltageishigh(alogicalONE).Whentheinputvoltageisgreaterthanthethreshold,theoutputvoltageislow.Inpart(b)ofthefigure,weshowthetransfercharacteristicthatresultsfromputtingbothinvertersinseries.Anysolutionoftheequationsforthiscircuitmustalsolieonthischaracteristic.Becauseoftheexternalconnection,theinputandoutputvoltagesoftheseriesconnectionofthetwoinvertersmustbethesame.Therefore,wedrawalinewithaslopeofunityontheplotaswell.Thislineiscalledtheloadline,becauseitrepresentstheexternalloadconnectionforthetwoinvertersinseries.Anysolutionoftheequationsforthiscircuitmustalsolieontheloadline.Therefore,whentheequationsaresimultaneouslysolved,theonlypossibleoperatingpointsarefoundwherethestraightlineintersectsthetransfercharacteristic.Therearethreeintersectionsontheplot,butonlytwoofthemarestable,aswewillnowdemonstrate.Thepointwheretheloadlineintersectsthemiddleofthetransfercharacteristicisnotstable.Toseethatthisstatementistrue,supposeforthemomentthatthecircuitisatthispoint.Iftheinputvoltageincreasesatall(duetonoiseorsomechangeinthecircuit),theoutputvoltageoftheinvertersmustalsoincrease.Buttheoutputisinput,soasitincreases,itcausesfurtherincreasesintheoutput,andtheoriginalchangeismagnified.Thispositivefeedbackwillquicklydrivethecircuittothetopoperatingpointshown.Atthatpoint,theinputandoutputofthetwo-inverterchainarehighandthemidpoint(VrinFigure11)islow,sothecircuitisstableandcanremaininthisstateforever.Ifwestartedatthemidpointandlettheinputvoltagedecreaseabit,wewouldendupattheloweroperatingpoint,whichisagainstable.Inthesectionsthatfollow,weshowhowwecanmovethisbistablecircuitfromoneoperatingpointtotheother.Theinternalpositivefeedbackwillthenholdthecircuitatthatstateuntilwedeliberatelychangeit;hence,thecircuithasmemoryFigure11Abistablecircuit(a)(b)2 Figure1一2(a)Oneinverteranditstransfercharacteristic(b)ThetransfercharacteristicfortwoinvertersinseriesandtheloadlineforthecircuitTheSet-ResetFlip-FlopRQSAset-reset(SR)flip-flopisshowninFigure21(a).Atabledescribingthefunctionofthecircuitisshowninpart(b)ofthefigure,andtheschematicsymbolisshowninpart(c).Thisfunctiontableissimilartoatruthtable,butitdescribesadynamicsituation,notastaticone.Theoutputistheoutputatsomediscretetime,denotedbyQn,andthetableincludesanentryforthepreviousstateoftheflip-flop(Qn1).Althoughthecircuitisdrawndifferently,thetwoNORgatesareinseries,justliketheinvertersinFigure12(b).Theconfigurationshownhereisusuallydescribedascrosscoupled.Theflip-flophastwooutputsthatarecomplementsofeachother.WeusuallyconsidertheQoutputtobethestateoftheflip-flop.(a)SRQn00Qn-101010111不允许的Q(b)SQRQ(c)(b) Figure21(a)AnSRflip-flop,atabledescribingthecircuitsfunctiontheschematicsymbol.Thecircuitoperatesinthefollowingway:Ifbothinputs(SandR)arezero,thepreviousstateisretained.Suppose,forexample,thatQn1ishigh(i.e.,ONE).ThentheoutputofthebottomNOR,whichisqn1,willbelow(i.e.,ZERO),independentlyofwhatSis.Inthiscase,bothinputstothetopNORarelow,soitsoutputishigh,asoriginallyassumed.NowsupposethatQn1islow.Inthiscase,bothinputstothebottomNORarelow,soQn1ishigh.Therefore,theoutputofthetopNOR,Qn1,willbelow,asassumed.Nowconsiderwhathappenswhenthesetinput,S,goeshighwhileRremainslow.TheoutputofthebottomNOR,Qn1,willnowgolow,independentofwhatthepreviousstateofthecircuitwas.WithRlowaswell,thisguaranteesthatQnwillgohigh(i.e,theflip-flophasbeenset”).NotethatSdoesnothavetostayhigh.Oncetheflip-flopisset,theSinputcangolowagain,andthestatewillberetained.ThissequenceofeventsisillustratedinFigure22Thefigureshowsthatthereissomedelaythrougheachgate,soittakesatimetdforthechangeatthegateinputtoaffectitsoutput.IIR|SIIQQIFigure22AtimingdiagramfortheSRflip-flop.Thearrowsindicatewhichtransitioncausesthefollowingchange.Theoperationoftheresetinputissimilar.IfRgoeshighwhileSiskeptlow,theoutputofthetopNOR,Qn,willgolow(i.e.,theflip-flopisreset”).WithQnandSbothlow,thebottomNORoutputwillbehigh.Theresetinputcangolowagain,andthisnewstatewillberetained.ThissequenceisalsoillustratedinFigure22.Finally,wenotethatbothinputsshouldnotbeallowedtogohighatthesametime.Ifthishappens,bothNORoutputsgolow,soQandqarenotcomplementsanymore.Also,ifbothinputsarehighandthengolowatexactlythesametime,wecantpredictwhattheresultingoutputstatewillbe,sincebothoutputswilltrytogohigh,whichisaconditionthatcannotbesustained.WhichoutputwillactuallystayhighdependsonmismatchesintheNORgatesandcannotbepredicted.3 TheJKFlip-FlopThefactthattheoutputofanSRflip-flopisundefinedifbothinputsgohighistroublesomeinmanyapplications.TheJKflip-flopavoidsthisproblemandismoreflexibleinitsoperation.TheJKflip-flopisaclockedflip-flop;thatis,itrequiresaseparateclockinputtooperate.Thisclocksignalisusuallyasquarewavewithafixedperiod.Logiccircuitsthatrequireaclockandthatonlyallowoutputtransitionstooccurinsynchronywiththeclockarecalledsynchronous-logiccircuits.Theclockcanbegeneratedusinganastablemultivibrator.(a)(c)Figure31(a)AJKflip-flopmadeusinganSRflip-flop.(b)TheSchematicsymbolforaJKflip-flop(c)thefunctiontable.(Theflip-floponlychangesstatewhentheclockishigh.)AJKflip-flopisshowninFigure31(a);theschematicsymbolisshowninpart(b)ofthefigure,andthefunctiontableisshowninpart(c).TheANDgatesservetoenabletheinputstotheSRflip-flop.Thatis,onlywhentheclockishigharetheJandKinputsabletoaffecttheSRflip-flop.Inadditiontoneedingtheclocktobehigh,theJinputaffectsSonlyiftheSRflip-flopiscurrentlyreset,andtheKinputaffectsRonlyiftheflip-flopiscurrentlyset.Therefore,weseethatwhenbothJandKarelow,SandRwillbelow,andtheflip-flopwillholditspresentstatejustliketheSRflip-flop.WhenJishighandtheflip-flopiscurrentlyreset(i.e.,qn1ishigh),theflip-flopwillbesetwhentheclockgoeshigh,independentlyofwhatKis.IfKishighandtheflip-flopiscurrentlyset(i.e.,Qn1ishigh),theflip-flopwillresetwhentheclockgoeshigh,independentlyofwhatJis.ItfollowsthatifbothJandKarehigh,theflip-flopwilltoggleitsstatewhentheclockgoeshigh.Whenoperatedinthetogglemode,aJKflip-flopissometimescalledaTflip-flop.TheJKflip-flopasshowninFigure31hasamajorproblem:Itwillworkonlyiftheclockpulsewidth(i.e.,thetimetheclockishigh)isshortcomparedwiththepropagationdelayofthegate.Tounderstandthislimitation,considerwhathappenswhenJandKarebothhighandQn1islow.Inthiscase,theoutputoftheflip-flopwilltogglewhentheclockgoeshigh,asindicatedinthefunctiontable.But,iftheoutputtogglesandtheclockisstillhigh,theoutputwilltoggleagain.ThisprocesswillrepeatuntileithertheclockgoesloworJorKchanges.Inordertoavoidthisproblem,weusemaster-slaveJKflip-flop.Amaster-slaveJKflip-flopisshowninFigure32.Themasterflip-flopisenabledwhentheclockishigh,sothedataarelatchedintothemasterduringthatportionoftheclockcycle.Duringthattime,cislowandtheslaveisdisabledandholdsthepreviousvalue.Thentheclockgoeslow,cgoeshighandenablestheslave.Thedatafromthemasterarethentransferredtotheslaveandshowupattheoutput.Sincethemasterandslaveflip-flopsareneverenabledatthesametime,theoutputwillnotcontinuetotoggleiftheclockisheldinanyonestatefortoolong.Theclockdoeshavetoremainineachstatelongenoughtoallowforthepropagationdelaythroughoneoftheflip-flops.Figure32Amaster-slaveJKflip-flopIndesigningamaster-slaveJKflip-flop,wemustcarefullyconsiderthepropagationdelaysoftheindividualgatestopreventtheslavefromchangingbeforeitshould.Forexample,inthefigure,thedataonSMandRMcanchangeonegatedelayaftertheclockgoeshigh.Theslaveclock,whichisc,goeslowoneinverterdelayaftertheclockgoeshigh.Wemustbesurethattheslaveclockchangesbeforetheoutputofthemasterflip-flopcanchange;otherwise,thedatawillpassonthroughtotheslaveandwewillnothaveaccomplishedourpurpose.Similarly,whentheclockgoeslow,wemustbesurethatthemasterisdisabledbeforetheslaveoutputscanchange.TheJKflip-flopjustdescribedislevel-triggeredflip-flop;thatis,themasterisenabledwhentheclocklevelishigh,andtheslaveisenabledwhentheclocklevelislow.Theproblemwithlevel-triggeredJKflip-flopsisthattheyaresensitivetoglitchesontheinputsatcertainpointsintheoperation.Forexample,supposethatthepreviousstateoftheflip-flopwasQ=0andthatwearenowreadyforthenextclockcycle.SupposefurtherthatJ=0andK=1,soweareresettingtheflip-flopagain;inotherwords,wedontwantthestatetochange.Inthiscase,whiletheclockishigh,bothSmandRmarelow,sothemasterflip-flopoutputshouldnotchange.However,ifapositiveglitchoccursontheJinputpriortotheclockgoinglow,itcanpassthroughtoSMandsetthemasterflip-flop.SinceQislow,theANDgatedrivingRMisdisabled,sowedonthaveanyopportunityfortheflip-floptobereset.Asaresult,whentheclockgoeslow,thiserrorwillbepassedontotheslave.Asimilarsituationexistsifwearetryingtosettheflip-flopwhenitisalreadyset.ApositiveglitchontheKinputcancauseanerroneousreset.Thisproblemissometimescalledonescatching,sincetheflip-flophascapturedanerroneousONE.Wecouldmaketheproblemfarlesslikelytooccurifweusedaclockwithaveryshortpositivepulse,butamuchbettersolutionistouseanedge-triggeredJKflip-flop.Anedge-triggeredJKflip-flopisshowninFigure33(a),andtheschematicsymbolisshowninpart(b)ofthefigure.Thetriangleinsidetheblockinpart(b)indicatesthattheflip-flopisedge-triggered.asexplainedinamoment,andthebubbleindicatesthatitisnegativeedgetriggered(i.e.,theinputislatchedonthenegative-goingedgeoftheclock).Figure33(a)Anedge-triggeredJKflip-flop(b)theschematicsymbolfor(b)itTounderstandhowthiscircuitoperates,weneedtofirstexaminetheinputgatestructure.Consider,forexample,thesituationwhereQ=0andwewanttosettheflip-flop,soJ=1.PartoftheinputstructureisshowninFigure34(a)forthiscase,andthecorrespondingwaveformsareshowninpart(b)ofthefigure.Q/=1Q=1CSJcnS(a)(b)Figure34(a)ApartoftheinputcircuitwhenQ=0.(b)Theresultingwaveforms.4 ThebubblesattheinputofthesecondgateinverttheinputssothattheANDistruewhenbothinputsarelow.BecauseQ=0,weknowthat=1.Now,withJ=1,theoutputoftheNANDgate,Jc,willbetheinverseoftheclock,delayedbyonegatedelay.Therefore,whentheclockgoeslow,Jcwillgohighonegatedelaylater,asshown.Duringthatgatedelay,bothinputstothesecondgatearelow,sotheANDistrueandSgoeshigh.Inotherwords,thenegativeedgeoftheclockhasproducedanarrow