微电子学概论复习题及答案（详细版）

微电子学概论复习题及答案详细版 第一章 绪论 1画出集成电路设计与制造的主要流程框架。 2集成电路分类情况如何？ -双极型-?PMOS-MOS型单片集成电-NMOS-路-?CMOS?按构造分类-BiMOS-?BiMOS型-BiCMOS-?厚膜混合集成电路-?混合集成电?路-薄膜混合集成电路-?SSI-MSI-集成电?路-LSI?按规模分类-?VLSI-ULSI-?GSI-?组合逻辑电路-数字电?路?时序逻辑电路-?线性电路-?按功能分类模拟电?路-非线性电路-数字模拟混合电路-?按应用领域分类? 第二章 集成电路设计 1 层次化、构造化设计概念，集成电路设计域和设计层次 分层分级设计和模块化设计 将一个复杂的集成电路系统的设计问题分解为复杂性较低的设计级别，这个级别可以再分解到复杂性更低的设计级别；这样的分解一直继续到使最终的设计级别的复杂性足够低，也就是说，能相当容易地由这一级设计出的单元逐级组织起复杂的系统。 从层次和域表示分层分级设计思想 域：行为域：集成电路的功能 构造域：集成电路的逻辑和电路组成 物理域：集成电路掩膜版的几何特性和物理特性的详细实现 层次：系统级、算法级、存放器传输级(也称RTL级)、 逻辑级与电路级 2 什么是集成电路设计？ 根据电路功能和性能的要求，在正确选择系统配置、电路形式、器件构造、工艺方案和设计规那么的情况下，尽量减小芯片面积，降低设计本钱，缩短设计周期，以保证全局优化，设计出满足要求的集成电路。 3 集成电路设计流程，三个设计步骤 ? 系统功能设计 ? 逻辑和电路设计 ? 幅员设计 4 模拟电路和数字电路设计各自的特点和流程 A.数字电路：RTL级描绘 逻辑综合(Synopsys,Ambit) 逻辑网表 逻辑模拟与验证，时序分析p 和优化 难以综合的：人工设计后进展原理图输入，再进展逻辑模拟 电路实现(包括满足电路性能要求的电路构造和元件参数)： 调用单元库完成； 没有单元库支持：对各单元进展电路设计，通过电路模拟与分析p ，预测电路的直流、交流、瞬态等特性，之 后再根据模拟结果反复修改器件参数，直到获得满意的结果。由此可形成用户自己的单元库； 单元库：一组单元电路的集合； 经过优化设计、并通过设计规那么检查和反复工艺验证，能正确反映所需的逻辑和电路功能以及性能，适 合于工艺制备，可到达最大的成品率。 单元库由厂家(Foundary)提供，也可由用户自行建立 B. 模拟电路：尚无良好的综合软件 RTL级仿真通过后，根据设计经历进展电路设计 原理图输入 电路模拟与验证 模拟单元库 逻辑和电路设计的输出：网表元件及其连接关系或逻辑图、电路图。 软件支持：原理图软件、逻辑综合、逻辑模拟、电路模拟、时序分析p 等软件 (EDA软RTL设计描绘输入Verilog/VHDL仿真器逻辑仿真器NoRTL仿真验证正确？Yes标准单元库RTL逻辑综合时序、面积、功耗等约束条件逻辑综合器软件逻辑模拟、时序分析p 及优化No满足要求？Yes电路网表输出件系统中已集成)。 5 幅员验证和检查包括哪些内容？如何实现？ DRC(Design Rule Check)：几何设计规那么检查； 对IC的幅员做几何空间检查，保证能在特定的工艺条件下实现所设计的电路，并保证一定的成品率； ERC(Electrical Rule Check)：电学规那么检查； 检查电(power)/地(ground)的短路，浮空的器件和浮空的连线等指定的电气特性； LVS(Loyout versus Schematic)：网表一致性检查； 将幅员提出的网表和原理图的网表进展比拟，检查电路连接关系是否正确，MOS晶体管的长/宽尺寸是否匹配，电阻/电容值是否正确等； LPE(Layout Parameter Extraction)：幅员寄生参数提取； 从幅员中提取晶体管的尺寸、结点的寄生电容、连线的寄生电阻等参数，并产生SPICE格式的网表，用于后仿真验证； POSTSIM：后仿真，检查幅员寄生参数对设计的影响； 提取实际幅员参数、电阻、电容，生成带寄生量的器件级网表，进展开关级逻辑模拟或电路模拟，以验证设计出的电路功能的正确性和时序性能等，并产生测试向量。 6 幅员设计规那么概念，为什么需要指定幅员设计规那么，幅员设计规那么主要内容以及表示方法。 什么是设计规那么？考虑器件在正常工作的条件下，根据实际工艺程度(包括光刻特性、刻蚀才能、对准容差等)和成品率要求，给出的一组同一工艺层及不同工艺层之间几何尺寸的限制，主要包括线宽、间距、覆盖、露头、凹口、面积等规那么，分别给出它们的最小值，以防止掩膜图形的断裂、连接和一些不良物理效应的出现。芯片上每个器件以及互连线都占有有限的面积。它们的几何图形由电路设计者来确定。从图形如何准确地光刻到芯片上出发，可以确定一些对几何图形的最小尺寸限制规那么，这些规那么被称为设计规那么 制定目的：使芯片尺寸在尽可能小的前提下，防止线条宽度的偏向和不同层版套准偏向可能带来的问题，尽可能地进步电路制备的成品率 内容：Design Rule通常包括一样层和不同层之间的以下规定： 最小线宽 Minimum Width 最小间距 Minimum Spacing 最小延伸 Minimum Extension 最小包围 Minimum Enclosure 最小覆盖 Minimum Overlay 表示方法： 以为单位：把大多数尺寸覆盖，出头等等约定为的倍数， 与工艺线所具有的工艺分辨率有关，线宽偏离理想特征尺寸的上限以及掩膜版之间的最大套准偏向，一般等于栅长度的一半。 优点：幅员设计独立于工艺和实际尺寸 举例：见书P135 以微米为单位：每个尺寸之间没有必然的比例关系，进步每一尺寸的合理度；简化度不高 举例：见书P137 7 集成电路设计方法分类 全定制、半定制、PLD 8 标准单元/门阵列的概念，优点/缺点，设计流程 门阵列：设计流程 概念：形状和尺寸完全一样的单元排列成阵列，每个单元内部含有假设干器件，单元之间留有布线通道，通道宽度和位置固定，并预先完成接触孔和连线以外的芯片加工步骤，形成母片 根据不同的应用，设计出不同的接触孔版和金属连线版，单元内部连线及单元间连线实现所需电路功能 采用母片半定制技术 门阵列方法的设计特点：设计周期短，设计本钱低，适宜设计适当规模、中等性能、要求设计时间短、数量相对较少的电路 缺乏：设计灵敏性较低；门利用率低；芯片面积浪费;速度较低；功耗较大。 标准单元：设计流程 一种库单元设计方法，属基于单元的布图方法 需要全套掩膜版：定制方法 概念：从标准单元库中调用事先经过精心设计的逻辑单元，并排列成行，行间留有可调整的布线通道，再按功能要求将各内部单元以及输入/输出单元连接起来，形成所需的专用电路 芯片布局：芯片中心是单元区，输入/输出单元和压焊块在芯片四周，根本单元具有等高不等宽的构造，布线通道区没有宽度的限制，利于实现优化布线。 SC方法特点： 需要全套掩膜版，属于定制设计方法 门阵列方法：适宜的母片，固定的单元数、压焊块数和通道间距 标准单元方法：可变的单元数、压焊块数、通道间距，布局布线的自由度增大 较高的芯片利用率和连线布通率 依赖于标准单元库，SC库建立需较长的周期和较高的本钱，尤其工艺更新时 适用于中批量或者小批量但是性能要求较高的芯片设计 9 PLD设计方法的特点，FPGA/CPLD的概念 概念：用户通过消费商提供的通用器件自行进展现场编程和制造，或者通过对与或矩阵进展掩膜编程，得到所需的专用集成电路 编程方式： 现场编程：采用熔断丝、电写入等方法对已制备好的PLD器件实现编程，不需要微电子工艺，利用相应的开发工具就可完成设计，有些PLD可屡次擦除，易于系统和电路设计。 掩膜编程：通过设计掩膜幅员来实现所需的电路功能，但由于可编程逻辑器件的规那么构造，设计及验证比拟容易实现。 PLD和FPGA设计方法的特点 现场编程： 功能、逻辑设计 网表 编程文件 PLD器件 硬件编程器 编程软件 掩膜编程：PLA幅员自动生成系统，可以从网表直接得到掩膜幅员 设计周期短，设计效率高，有些可屡次擦除，适宜新产品开发 FPGA与CPLD的区别： 1、 CPLD FPGA 内部构造 Productterm Lookup Table 程序存储 内部EEPROM SRAM， 外挂EEPROM 资类型 组合电路资丰富 触发器资丰富 集成度 低 高 使用场合 完成控制逻辑 能完成比拟复杂的算法 速度 慢 快 其他资 EAB，锁相环 保密性 可加密 一般不能保密 2、FPGA采用SRAM进展功能配置，可重复编程，但系统掉电后，SRAM中的数据丧失。因此，需在FPGA外加EPROM，将配置数据写入其中，系统每次上电自动将数据引入SRAM中。 CPLD器件一般采用EEPROM存储技术，可重复编程，并且系统掉电后，EEPROM中的数据不会丧失，适于数据的保密。 3、FPGA器件含有丰富的触发器资，易于实现时序逻辑，假设要务实现较复杂的组合电路那么需要几个CLB结合起来实现。 CPLD的与或阵列构造，使其适于实现大规模的组合功能，但触发器资相对较少。 4、FPGA为细粒度构造，CPLD为粗粒度构造。FPGA内部有丰富连线资，CLB分块较小，芯片的利用率较高。 CPLD的宏单元的与或阵列较大，通常不能完全被应用，且宏单元之间主要通过高速数据通道连接，其容量有限，限制了器件的灵敏布线，因此CPLD利用率较FPGA器件低。 5、FPGA为非连续式布线，CPLD为连续式布线。FPGA器件在每次编程时实现的逻辑功能一样，但走的道路不同，因此延时不易控制，要求开发软件允许工程师对关键的道路给予限制。CPLD每次布线途径一样，CPLD的连续式互连构造利用具有同样长度的一些金属线实现逻辑单元之间的互连。连续式互连构造消除了分段式互连构造在定时上的差异，并在逻辑单元之间提供快速且具有固定延时的通路。CPLD的延时较小。 10 试述门阵列和标准单元设计方法的概念和它们之间的异同点。 门阵列设计方法：半定制 标准单元设计方法：定制 11 标准单元库中的单元的主要描绘形式有哪些？分别在IC设计的什么阶段应用？ 标准单元库：标准单元库中的单元是用人工优化设计的，力求到达最小的面积和最好的性能，完成设计规那么检查和电学验证 描绘电路单元在不同层级的属性的一组数据 逻辑符号L：单元名称与符号、I/O端：用于逻辑图 功能描绘 电路构造、电学指标 拓扑幅员O：拓扑单元名、单元宽度高度、I/O位置及名称 掩膜幅员A 不同设计阶段调用不同描绘 12 集成电路的可测性设计是指什么？ 什么是可测性设计？在尽可能少地增加附加引线脚和附加电路，并使芯片性能损失最小的情况下，满足电路可控制性和可观察性的要求 可控制：从输入端将芯片内部逻辑电路置于指定状态 可观察：直接或间接地从外部观察内部电路的状态 第 12 页 共 12 页