单片机IO口介绍ppt课件

124.1 MCS-51单片机的并行端口结构与操作51系列单片机有4 4个I/O端口，每个端口都是8位准双向口，共占3232根引脚。每个端口都包括一个锁存器(即专用寄存器P0P0P3P3)、一个输出驱动器和输入缓冲器。通常把4个端口笼统地表示为P0P0P3P3。3 在无片外扩展存储器的系统中，这4个端口的每一位都可以作为准双向通用I/O端口使用。在具有片外扩展存储器的系统中，P2口作为高8位地址线，P0口分时作为低8位地址线和双向数据总线。51单片机4个I/O端口线路设计的非常巧妙，学习I/O端口逻辑电路，不但有利于正确合理地使用端口，而且会给设计单片机外围逻辑电路有所启发。下面简单介绍一下输入/输出端口结构。4.1.1 P04.1.1 P0口和口和P2P2的结构的结构4下图为P0口的某位P0.n(n=07)结构图，它由一个输出锁存器、两个三态输入缓冲器和输出驱动电路及控制电路组成。从图中可以看出，P0口既可以作为I/O用，也可以作为地址/数据线用。D QCLK QMUXP0.n读锁存器读锁存器内部总线内部总线写锁存器写锁存器读引脚读引脚地址地址/数据数据控制控制VCCT1T2P0P0口引脚口引脚5输出时输出时CPU发出控制电平“0 0”封锁“与”门，将输出上拉场效应管T1截止，同时使多路开关MUX把锁存器与输出D QCLK QMUXP0.n读锁存器读锁存器内部总线内部总线写锁存器写锁存器读引脚读引脚地址地址/数据数据控制控制VCCT1T2P0P0口引脚口引脚6驱动场效应管T2栅极接通。故内部总线与P0口同相。由于输出驱动级是漏极开路电路，若驱动NMOS或其它拉流负载时，需要外接上拉电阻。P0的输出级可驱动8个LSTTL负载。D QCLK QMUXP0.n读锁存器读锁存器内部总线内部总线写锁存器写锁存器读引脚读引脚地址地址/数据数据控制控制VCCT1T2P0P0口引脚口引脚7 输入时输入时-分读引脚或读锁存器分读引脚或读锁存器读引脚：由传送指令读引脚：由传送指令(MOVMOV)实现；实现；下面一个缓冲器用于读端口引脚数据，当执行一条由端口输入的指令时，读脉冲把该三态下面一个缓冲器用于读端口引脚数据，当执行一条由端口输入的指令时，读脉冲把该三态缓冲器打开，这样端口引脚上的数据经过缓冲器读入到内部总线。缓冲器打开，这样端口引脚上的数据经过缓冲器读入到内部总线。D QCLK QMUXP0.n读锁存器读锁存器内部总线内部总线写锁存器写锁存器读引脚读引脚地址地址/数据数据控制控制VCCT1T2P0P0口引脚口引脚8D QCLK QMUXP0.n读锁存器读锁存器内部总线内部总线写锁存器写锁存器读引脚读引脚地址地址/数据数据控制控制VCCT1T2P0P0口引脚口引脚 输入时输入时-分读引脚或读锁存器分读引脚或读锁存器读锁存器：有些指令读锁存器：有些指令 如：如：ANL P0ANL P0，A A称为称为“读读-改改-写写”指令，需要读锁存器。指令，需要读锁存器。上面上面一个缓冲器用于读端口锁存器数据。一个缓冲器用于读端口锁存器数据。9*原因：如果此时该端口的负载恰是一个晶体管基极，且原端口输出值为1，那么导通了的PN结会把端口引脚高电平拉低；若此时直接读端口引脚信号，将会把原输出的“1”电平误读为“0”电平。现采用读输出锁存器代替读引脚，图中，上面的三态缓冲器就为读锁存器Q端信号而设，读输出锁存器可避免上述可能发生的错误。*D QCLK QMUXP0.n读锁存器读锁存器内部总线内部总线写锁存器写锁存器读引脚读引脚地址地址/数据数据控制控制VCCT1T2P0P0口引脚口引脚10P0iQ19013VCCGNDOUTPUT11D QCLK QMUXP0.n读锁存器读锁存器内部总线内部总线写锁存器写锁存器读引脚读引脚地址地址/数据数据控制控制VCCT1T2P0P0口引脚口引脚准双向口：从图中可以看出，在读入端口数据时，由于输出驱动FET并接在引脚上，如果T2导通，就会将输入的高电平拉成低电平，产生误读。所以在端口进行输入操作前，应先向端口锁存器写“1”，使T2截止，引脚处于悬浮状态，变为高阻抗输入。这就是所谓的准双向口。12 在系统扩展时，在系统扩展时，P0P0端口作为地址端口作为地址/数据总线使用时，分为：数据总线使用时，分为：P0P0引脚输出地址引脚输出地址/数据信息。数据信息。D QCLK QMUXP0.n读锁存器读锁存器内部总线内部总线写锁存器写锁存器读引脚读引脚地址地址/数据数据控制控制VCCT1T2P0P0口引脚口引脚13 CPUCPU发出控制电平发出控制电平“1 1”，打开，打开“与与”门，又使多路开关门，又使多路开关MUXMUX把把CPUCPU的地址的地址/数据总线与数据总线与T2T2栅极反相栅极反相接通，输出地址或数据。由图上可以看出，上下两个接通，输出地址或数据。由图上可以看出，上下两个FETFET处于反相，构成了推拉式的输出电路，其负处于反相，构成了推拉式的输出电路，其负载能力大大增强。载能力大大增强。D QCLK QMUXP0.n读锁存器读锁存器内部总线内部总线写锁存器写锁存器读引脚读引脚地址地址/数据数据控制控制VCCT1T2P0P0口引脚口引脚14 P0P0引脚输出地址引脚输出地址/输入数据输入数据 输入信号是从引脚通过输入缓冲器进入内部总线。输入信号是从引脚通过输入缓冲器进入内部总线。此时，此时，CPUCPU自动使自动使MUXMUX向下，并向向下，并向P0P0口写口写“1 1”，“读引脚读引脚”控制信号有效，下面的缓冲器打开，控制信号有效，下面的缓冲器打开，外部数据读入内部总线。外部数据读入内部总线。-真正的双向口D QCLK QMUXP0.n读锁存器读锁存器内部总线内部总线写锁存器写锁存器读引脚读引脚地址地址/数据数据控制控制VCCT1T2P0P0口引脚口引脚151.P2口作为普通I/O口D QCLK QMUXP2.n读锁存器读锁存器内部总线内部总线写锁存器写锁存器读引脚读引脚地址地址控制控制VCCRTP2口引脚CPUCPU发出控制电平发出控制电平“0 0”，使多路开关，使多路开关MUXMUX倒向锁存器倒向锁存器输出输出Q Q端，构成一个准双向口。其功能与端，构成一个准双向口。其功能与P1P1相同。相同。16 2.P22.P2口作为地址总线口作为地址总线 在系统扩展片外程序存储器扩展数据存储器且容量超过在系统扩展片外程序存储器扩展数据存储器且容量超过256B(256B(用用MOVX DPTRMOVX DPTR指令指令)时，时，CPUCPU发出控发出控制电平制电平“1 1”，使多路开关，使多路开关MUXMUX倒内部地址线。此时，倒内部地址线。此时，P2P2输出高输出高8 8位地址。位地址。D QCLK QMUXP2.n读锁存器读锁存器内部总线内部总线写锁存器写锁存器读引脚读引脚地址地址控制控制VCCRTP2口引脚174.1.2 P14.1.2 P1口、口、P3P3口的内部结构口的内部结构 P1口的一位的结构 它由一个输出锁存器、两个三态输入缓冲器和输出驱动电路组成-准双向口。D D Q QCLK QCLK QP1.nP1.n读锁存器读锁存器内部总线内部总线写锁存器写锁存器读引脚读引脚VCCRT TP1口引脚18D D Q QCLK QCLK QP3.nP3.n读锁存器读锁存器内部总线内部总线写锁存器写锁存器读引脚读引脚VCCRT TP3口引脚第二输入功能第二输入功能第二输出功能第二输出功能一、作为通用I/O口与P1口类似-准双向口(W=1)W19D D Q QCLK QCLK QP3.nP3.n读锁存器读锁存器内部总线内部总线写锁存器写锁存器读引脚读引脚VCCRT TP3口引脚第二输入功能第二输入功能第二输出功能第二输出功能二、第二功能(Q=1)此时引脚部分输入(Q=1、W=1),部分输出(Q=1、W输出)。W20第二功能各引脚功能定义：P3.0：RXD串行口输入P3.1：TXD串行口输出P3.2：INT0外部中断0输入P3.3：INT1外部中断1输入P3.4：T0定时器0外部输入P3.5：T1定时器1外部输入P3.6：WR外部写控制P3.7：RD外部读控制2122