CMOS集成电路设计中电阻设计方法

CMOS集成电路设计中电阻设计方法的研究日期：2008-11-18 15:47:00作者：未知来源：电阻在集成电路中有极其重要的作用他直接关系到芯片的性能与面积及其成本讨论了集成电路设计中多晶硅条电阻、MOS管电阻和电容电阻等3种电阻器的实现方法，论述了他们各自的 优点、缺点及其不同的作用；介绍了他们各自的计算方法并给出7MOS管电阻与电容电阻的实现方法 并对实例进 行了详细的分析，比较了不同电阻在面积上的不同 能更好地了解不同电阻在不同情况下的使用 对MOS管实现交 流电阻中出现的体效应给出了解决方法在集成电路的设计中，电阻器不是主要的器件，却是必不可少的如果设计不当，会对整个电路有很大的 影响，并且会使芯片的面积很大，从而增加成本目前，在设计中使用的主要有3种电阻器：多晶硅、MOS管以及电容电阻 在设计中，要根据需要灵活运用 这3种电阻，使芯片的设计达到最优1多晶硅电阻集成电路中的单片电阻器距离理想电阻都比较远，在标准的MOS工艺中，最理想的无源电阻器是多晶硅条 一个均匀的平板电阻可以表示为：R = WtHL/W)=只口3/可)(1)式中：p为电阻率；t为薄板厚度；R = (p /t)为薄层电阻率，单位为Q /； L/W为长宽比。由于常用 的薄层电阻很小，通常多晶硅最大的电阻率为100 Q/，而设计规则又确定了多晶硅条宽度的最小值，因此高值 的电阻需要很大的尺寸，由于芯片面积的限制，实际上是很难实现的当然也可以用扩散条来做薄层电阻，但是由 于工艺的不稳定性，通常很容易受温度和电压的影响，很难精确控制其绝对数值寄生效果也十分明显无论多晶硅还是扩散层，他们的电阻的变化范围都很大，与注入材料中的杂质浓度有关不容易计算准确 值 由于上述原因，在集成电路中经常使用有源电阻器2MOS管电阻MOS管为三端器件，适当连接这三个端，MOS管就变成两端的有源电阻 这种电阻器主要原理是利用晶体 管在一定偏置下的等效电阻可以代替多晶硅或扩散电阻，以提供直流电压降，或在小范围内呈线性的小信号交流 电阻在大多数的情况下，获得小信号电阻所需要的面积比直线性重要得多一个MOS器件就是一个模拟电阻，与 等价的多晶硅或跨三电阻相比，其尺寸要小得多简单地把n沟道或p沟道增强性MOS管的栅极接到漏极上就得到了类似MOS晶体管的有源电阻 对于n沟 道器件，应该尽可能地把源极接到最负的电源电压上，这样可以消除衬底的影响同样p沟道器件源极应该接到最 正的电源电压上。此时，VGS=VDS，如图1(a)，(b)所示。图1(a)的MOS晶体管偏置在线性区工作，图2所示为有源电阻跨导曲线ID-VGS的大信号特性 这一曲线 对n沟道、p沟道增强型器件都适用 可以看出，电阻为非线性的 但是在实际中，由于信号摆动的幅度很小，所 以实际上这种电阻可以很好地工作根据公式I = /runjw鬲-vT - o.2)其中:Kz=p 0C0X。可以看出，如果VDS(VGS-VT)，则ID与VDS之间关系为直线性(假定VGS与VDS无关， 由此产生一个等效电阻R=KL/W，K=1/ p 0C0X (VGS-VT)，|j 0为载流子的表面迁移率，C0X为栅沟电容密度；K 值通常在1 0003 00 0Q/口。实验证明，在VDS0.5 (VGS-V T)时，近似情况是十分良好的。图1(c)，(d)虽然可以改进电阻率的线性，但是牺牲了面积增加了复杂度 2 MOS有溥电阻的I 一朴姓用有源电阻得到大的直流电压需要大的电流，或者远小于1的W/L比值。可以采用级连的方法克服这一问题即 将每一级的G，D与上一级的S相连 这样可以使W/L接近于1且使用较小的直流电流（a） MOS品作旨归M Fi世治叶bi亍#叫电用困3 MDS管开晃揪性及昌卫功电殂在设计中有时要用到交流电阻，这时其直流电流应为零 图1所示的有源电阻不能满足此条件，因为这时 要求其阻值为无穷大 显然这是不可能的 这时可以利用MOS管的开关特性来实现，如图3（a）所示MOS开关的 特性近似为直线，没有直流失调 这时通过控制栅源之间的电压值就可以得到AV为1V的线性交流电阻为了尽可能夸大线性区并抵消体效应，电阻往往以差动方式成对出现，如图3（b）所示的一对差动结构的 交流电阻 注意，加到电阻器左边的是差动信号（V1）；右边则处于相同电位3电容电阻交流电阻还可以采用开关和电容器来实现 经验表明，如果时钟频率足够高，开关和电容的组合就可以当 作电阻来使用其阻值取决于时钟频率和电容值皿升陌U容电吼椁丹电踏功善址取用S 1 -舟电牌媒袱方炷图4是一种电阻模拟方法，称为“并联开关电容结构”在特定的条件下，按照采样系统理论，可以近似为图 4(b)所示的电阻 其中V1和V2为两个独立的直流电压源，其按照足够高的速率采样，在周期内的变化可忽略不计 通过计算可得：R = T/C 1/CZ其中，fc=1/T是信号1和2的频率这种方法可以在面积很小的硅片上得到很大的电阻 例如，设电容器为多晶硅多晶硅型，时钟频率100 kHz， 要求实现1 MQ的电阻，求其面积根据式(3)可知电容为10 pF假设单位面积的电容为0.2pF/mil2则面积为50 mil2如果用多晶硅，取最大 可能值100 Q，并取其最小宽度，那么需要900 mil2当然在开关电容电阻中除了电容面积外还需要两个面积极 小的MOS管做开关 可以看出，电容电阻比多晶硅电阻的面积少了很多 而在集成电路设计中这是十分重要的，虽 然增加了 2个MOS管，但与所减少的面积相比是可忽略的 实际上所节省的面积远不止此，因为多晶硅条的电阻率 很难达到100 Q/ 当然，利用电容实现电阻还有其他的方法，在此不再赘述4结语本文集中讨论了怎样在物理层上实现电阻实际上，MOS工艺在这方面提供了不少方便这些电阻器可以与其 他的元器件一起使用 使用开关和电容模拟电阻，可以减轻漏极电流受漏一源电压的影响 对于电容电阻器，由于 其电阻值与电容大小成反比，因此有效的RC时间常数就与电容之比成正比，从而可以用电容和开关电容电阻准确 的实现电路中要求的时间常数；而使用有源器件的电阻，可以使电阻尺寸最小多晶硅电阻则是最简单的在设计 中要灵活运用这三种不同的方式超大规模集成电路内部有电阻电容电感么？以及这3种的大致的，ic内部制造方法？请举例说明！高分详细求解！问题补充：多谢各位大大回答，小弟拜谢，小弟最想知道的是，超大规模集成电路的多层结构中的多层， 是如何制造的？在第一层上制造第二层的基质材料，是如何超平面化，即是如何镜面化的， 是用物理的激光，还是化学或电化学抛光？第一层和第二层是用什么技巧联通的？dreamwolf兄的lm1875的内部图，没看到电容啊，那图的电容是针脚外面!电容，电阻是在硅片内部，还是在ic封装的基板(硅玻璃、pcb等)上? 电感因该没法做吧，作出来的电感是平面电感(类似rf芯片的线圈)么？firevortex大能，请问，已经做好一层，第二层是在同一个衬底上作，还是在另用一块衬底做?多晶硅栅极是如何到达氧化层上部的？MOS的源漏都通过衬底连接到一起，衬底是高导电率的么？firevortex 达人？1.2.3都明白了，mos类ic第二层若是在同一个已有一层的衬底上做，那么是否要在第一层上进行一次二氧化硅（或其他什么隔离层、或衬底）沉积？沉积后的二氧化硅（或衬底）如何做成绝对光滑（否则光刻图像无法正确显影）？ 俺问这个，主要是想比较下，ic的工艺和液晶面板薄膜晶体管的工艺之间的区别！冒似inter，amd的cpu都是7-9层的VLSI是无法像PCB 一样使用宏观元件实现电路的（因为VLSI所有元件是集成在一般硅上 的，即全部在硅上进行氧化，光刻，掺杂，最后形成完整电路），而电路功能的实现决定了 必须使用电阻、电容和电感（电感我还真不知道怎么在VLSI上实现：） 这样的话，就必须用VLSI物理版图的不同layer来构成电阻和电容。电阻好说，一般就是用很长的多晶硅条来实现（随便给你传个画着玩的VLSI物理版图的一 部分，其中红色的就是作为电阻的多晶硅条）有时也用恒导通的宽长比（W/L）较小的MOS来实现。至于电容，你要了解MOS的栅极和衬底之间本身就是氧化层，也就是不论有源区还是场区 都是有寄生电容存在的，我们就是利用它们来做电容；比较简单的方法就是一个MOS管的 源、漏相连为a端，栅极为b端，a、b间就是一个电容，其大小很显然是K （氧化层介电 常数）*（L*W）。*对于补充问题：看来你现在不明白的是VLSI工艺的实现方法。下面简单叙述。VLSI采用的是平板工艺，它的制作大致分为氧化、光刻、掺杂、淀积4步。最最开始的时候，我们先找到一批非常纯净的单晶硅块，按照集成电路趁底的掺杂要求放入 一定比例的III/V族元素（非常少），然后熔融，在用拉伸生长法拉出一条圆柱体状的低掺 杂硅柱，经过切割、抛光就得到了一片片的晶圆。至此，初步准备工作就做好了（衬底就做 好了）。下面开始以这个晶圆为“基底”，开始往上“盖楼房”。首先是氧化，即在晶圆表面均匀形成一 层氧化层；然后做一层多晶硅的栅极，当然是按照版图中的形状来做。之后开始光刻，光 刻前要涂光刻胶，按照版图形状对光刻胶曝光，这样就可以按照版图留下有源区的区域，在 此区域腐蚀掉氧化层。这样，晶体管有源区的衬底就暴露在空气下（别处还都有氧化层保护）； 下面掺杂，按照晶体管设计要求向暴露的有源区用离子注入的方法掺杂，形成MOS的源漏； 之后在有源区进行淀积，淀积上铝用于连接外电路。这样简单的一个MOS就做成了。下面 为明白起见，从下到上说一下layer:衬底（sub）、阱/有源区掺杂、氧化层、多晶硅、淀 积上的铝/金属。当然，还有更为复杂的VLSI采用更多layer。心大心大心大心大心大心*1. 是一层层往上做的，就是最底下是衬底，然后那些层都在衬底之上；当然部分层之间都是 由氧化层隔开的，就是电学隔离（比如多晶硅层和衬底）；我给你换一个剖面图就清楚了。2. 这个还真不清楚，只知道利用淀积工艺可以做金属层，但是多晶硅不知道。3. 从图里你可以看到，他们是连一起的，注意，图中的PMOS为了和nmos做在一起，但 是需要的衬底和n型是反着的，所以做了一个N-Well作为他的衬底。在制造工艺中，我们把衬底掺杂控制的较低，越低导电性就愈差，所以不是高电导；到了有 源区（即源、漏）就变为高掺杂，为导电和形成反型沟道做铺垫。虽然衬底不是高电导，但 是恰恰是这样，刚好和有源区的半导体形成2级管，正是这个2级管的存在，决定了 CMOS 电路必须是nmos接GND，pmos接VDD （极性你自己判断一下吧）。NMOSPM(1S5顷1P-S Lihsi rale