资源描述
What is AHDLpAltera Hardware Description LanguagepAHDL言语是言语是ALTERA公司开发的高效、易公司开发的高效、易学的硬件描画言语，在学的硬件描画言语，在Max+plus软件软件中运用，它比中运用，它比VHDL言语更有效言语更有效SUBDESIGN Example(A,B,C,D :INPUT;Ena :OUTPUT;)BEGINEna=A&B&C&!DEND;AHDLAHDL普通言语构造普通言语构造分设计段变量段p一个AHDL逻辑设计至少必需包含一个分设计段(Subdesign Section)和一个逻辑设计段(Logic Section),其它段和语句是可选择的，AHDL的设计文件是用Max+Plus软件的文本编辑器编写的源程序(*.tdf)逻辑段AHDLAHDL运用举例运用举例前面路灯的例子对应AHDL言语逻辑段布尔方程 逻辑段中布尔方程用于表达节点之间的逻辑关系，该关系必需服从逻辑规那么。表达式的左边可以是一个字符变量、端口和组，右边是布尔方程表达式。a=(c&-B001101)+e6.1)#(p,q,r,s,t,v);逻辑段布尔控制方程 该控制方程用于建立形状机的时钟、复位和时钟使能信号。该控制方程的格式为.，所以该例中形状机名是ss,三个端口：时钟、复位和使能。ss.clk=clk1;ss.reset=a&b;ss.ena=clk1ena;逻辑段CASE语句 CASE f.q ISWHEN H00=addr=0;s=a&b;WHEN H01=count.d=count.q+1;WHEN H02,H03,H04=f3.0.d=addr4.1;WHEN OTHERS=f.d=f.q;END CASE;逻辑段缺省表达语句 该语句指定真值表中变量的缺省值该语句指定真值表中变量的缺省值BEGINDEFAULTSa=VCC;END DEFAULTS;IF y&z THENa=GND;END IF;END;逻辑段IF THEN语句 IF a=b THENc8.1=H 77;addr3.1=f3.1.q;f.d=addr+1;ELSIF g3$g4 THENf.d=addr;ELSE d=VCC;END IF;逻辑段FOR GENERATE 语句 CONSTANT NUM_OF_ADDERS=8;SUBDESIGN 4gentst(aNUM_OF_ADDERS.1,bNUM_OF_ADDERS.1,cin:INPUT;cNUM_OF_ADDERS.1,cout:OUTPUT;)VARIABLEcarry_out(NUM_OF_ADDERS+1).1:NODE;BEGINcarry_out1=cin;FOR i IN 1 TO NUM_OF_ADDERS GENERATEci=ai$bi$carry_outi;%Full Adder%carry_outi+1=ai&bi#carry_outi&(ai$bi);END GENERATE;cout=carry_outNUM_OF_ADDERS+1;END;逻辑段真值表语句 该语句用于指定组合逻辑和形状机的输入和该语句用于指定组合逻辑和形状机的输入和输出行为输出行为 TABLE a0,f4.1.q =f4.1.d,control;0,B0000=B0001,1;0,B0100=B0010,0;1,B0XXX“=B0100,0;X,B1111=B0101,1;END TABLE;小结 AHDL言语易学好用，是学习硬件描画言语的根底言语 系统学习硬件言语应该向VHDL开展AHDLVHDLBASICC言语言语Do It Do It YourselfYourself
展开阅读全文