chapter2数字部分集成电路cad设计学习教案

会计学1chapter2数字部分数字部分(b fen)集成电路集成电路cad设设计计第一页，共62页。 MOS集成电路(jchng-dinl)具有集成度高、功耗低的特点，是当今大规模集成电路(jchng-dinl)的主流产品，尤其是CMOS集成电路(jchng-dinl)。第1页/共62页第二页，共62页。 MOS反相器特性的分析是MOS基本逻辑(lu j)门电路分析的重要基础。第2页/共62页第三页，共62页。ViVoVDDMPMNVi为为VOL时，时，MN截止截止(jizh)，MP非非饱和饱和-Kp 2(VOL- VDD -VTP) (VOH-VDD ) (VOH-VDD ) 2 = 0VOH = VDD Vi为为VOH时，时，MN非饱和，非饱和，MP截截止止(jizh)Kn2(VOH-VTN)VOL-VOL2 =0VOL=0 无比电路无比电路MP 为为PMOS,VTP 0CMOS反相器第3页/共62页第四页，共62页。耗尽型增强型P沟n沟P沟n沟电路符号电路符号转移特性转移特性输出特性输出特性第4页/共62页第五页，共62页。ViVoVDDMPMN截止截止非饱和非饱和VDD+VTPVi VDD饱和饱和非饱和非饱和VO+VTNVi VDD+VTP饱和饱和饱和饱和VO+VTP Vi VO+VTN非饱和非饱和饱和饱和VTN ViVO+VTP非饱和非饱和截止截止0 ViVTNP管管N管管输入电压范围输入电压范围0VOViVDDVDDVDD+VTPVTN第5页/共62页第六页，共62页。0VOViVDDVILmaxVIHminVOHminVOLmaxSlope=-1VDDVOHminVSSVOLmaxVILmaxVIHminVNMLmaxVNMHmax(1)指定指定(zhdng)噪噪声容限声容限VNMmax=minVNMHmax, VNMLmax 0011第6页/共62页第七页，共62页。(2) 最大噪声容限最大噪声容限VNMH=VOH-V* =VDD-V* VNML=V*-VOL=V*Vi =VDD+ VTP +VTN o1 + o当当V*为为 时，噪声容限为最大时，噪声容限为最大（）（）其中：其中： o =KNKP= N(W/L)N P(W/L)PV*将随着将随着(su zhe)o的变化而向相反的变化而向相反方向变化方向变化NMOS和和PMOS都饱和都饱和(boh)时有时有:记作记作V*V*VDD0VOViVDD o增大增大第7页/共62页第八页，共62页。VoVDDViMPMNCL0VotVDD0VitVDD CL为负载为负载(fzi)电电容，带负载容，带负载(fzi)门数越门数越多，多， 连线越长，连线越长，CL越大越大，延迟越大。，延迟越大。在cmos电路(dinl)中，负载电容的充放电时间限了开关速度。第8页/共62页第九页，共62页。VDDViMPMNCLVo第9页/共62页第十页，共62页。黑龙江大学黑龙江大学(dxu)集成电路与集成系集成电路与集成系统统(1)下降时间下降时间ViVoVDDMPMNCL2 VDD KN(VDD VTN)CLVTN 0.1VDDVDD VTN +1ln (19VDD 20 VTN)=KN越大越大 tf越小越小0VotVDD90%10%tftf = tf1 + tf2 第10页/共62页第十一页，共62页。(2)上升时间上升时间ViVoVDDMPMNCL0VotVDD90%10%tr2 VDD KP(VDD |VTP|)CL|VTP| 0.1VDDVDD |VTP| +1ln (19VDD 20 |VTP| )=KP越大越大 tr越小越小tr = tr1 + tr2 第11页/共62页第十二页，共62页。(3)平均平均(pngjn)延迟时延迟时间间 tpd =(tpHL + tpLH )/20VitVDD50%0Vot50%tpHLVDDtpLHViVoVDDMPMN第12页/共62页第十三页，共62页。ViVoVDDMPMN(1) 静态功耗静态功耗(n ho)PD 理想情况下静态电流为理想情况下静态电流为0，实际存在漏电流（表面漏电，实际存在漏电流（表面漏电，PN结漏电），有漏电功耗结漏电），有漏电功耗(n ho)： PD = IosVDD CMOS电路功耗电路功耗(n ho)由三部分组成：静态功耗由三部分组成：静态功耗(n ho)、瞬态功耗、瞬态功耗(n ho)和节点电容充放电功耗和节点电容充放电功耗(n ho)。 设计时应尽量减小设计时应尽量减小PN结面积结面积 第13页/共62页第十四页，共62页。(2)交流交流(jioli)功耗功耗PAViVoVDDMPMNCOCI0Vit0ITt PA 2 1(tr+tf) ITmax VDD c 由于节点都存在寄生由于节点都存在寄生电容，因而电容，因而(yn r)状态转状态转换时输入波形有一定的斜换时输入波形有一定的斜率，使率，使NMOS和和PMOS都处都处于导通态，存在瞬态电流于导通态，存在瞬态电流，产生功耗：，产生功耗： 设计设计(shj)时应尽量减时应尽量减小小tr和和tf第14页/共62页第十五页，共62页。(3)瞬态功耗瞬态功耗(n ho)PT 在状态转换过程中，在状态转换过程中，结点电位的上升结点电位的上升(shngshng)和下降，都和下降，都伴随着结点电容的充放电伴随着结点电容的充放电过程，产生功耗：过程，产生功耗： 设计设计(shj)时应尽量减时应尽量减小节点寄生电容小节点寄生电容PT = CL VDD 2ViVoVDDMPMNCL第15页/共62页第十六页，共62页。ViVoVDDMPMN(1)最小面积最小面积(min j)方案方案 芯片面积芯片面积 A=(Wn Ln+ Wp Lp) 按工艺设计规则设计最小尺寸按工艺设计规则设计最小尺寸(ch cun) Lp = Ln Wp = Wn 面积小、功耗小、非对称延迟面积小、功耗小、非对称延迟(2) 对称延迟对称延迟方案方案 上升时间与下降时间相同上升时间与下降时间相同tr = tf 应有：应有：Kp = Kn，一般取：，一般取：Lp=Ln则则有：有：Wp/ Wn = n / p 2第16页/共62页第十七页，共62页。ViVoVDDMPMN(3)对延迟对延迟(ynch)最小方案（最小方案（Tpd最小）最小） 一般一般(ybn)取：取：Lp = Ln Wp/Wn =12 CL=CE+(Wp Lp + Wn Ln) Cg0TpdWp/Wn0 0.4 0.8 1.21.6 2.02.4寄生寄生电容电容增大增大Lp = Ln第17页/共62页第十八页，共62页。(4)级间最佳级间最佳(zu ji)驱动方驱动方案案 Cg共共N级级CL0e5 /ln 设：级间尺寸比为设：级间尺寸比为，CL/Cg = 驱动驱动(q dn)相同负载延迟相同负载延迟为为 1 N-2 N-1一般一般(ybn)取取 = 25则：每级门延迟为则：每级门延迟为，总延迟，总延迟 为为N, N= ，N=ln /ln 可见：可见： =e时，总延迟最小时，总延迟最小因此有：因此有： N = ln ( /ln )第18页/共62页第十九页，共62页。第19页/共62页第二十页，共62页。 MOS传输门就是通过控制MOS管的导通和截止来实现信号(xnho)的传输控制。结构简单，控制灵活，是组成MOS电路的基本单元之一。第20页/共62页第二十一页，共62页。IOG“0”IOGG为为“1”电平时电平时 NMOS开启开启(kiq)，传送信号，传送信号G为为“0”电平时电平时(pngsh) NMOS管截止，不传送信号管截止，不传送信号。 O点电容通过饱和导通的点电容通过饱和导通的NMOS管放电，管放电，NMOS管逐渐管逐渐进入非饱和，放电加快，最终进入非饱和，放电加快，最终O点达到与点达到与I点相同的点相同的“0”。(1)由由I向向O传送传送“0”时时(假设假设O初始为初始为“1”)第21页/共62页第二十二页，共62页。“1”IOG O点电容通过饱和导通的点电容通过饱和导通的NMOS管充电，当管充电，当O点电位上升点电位上升(shngshng)到比到比G点电位低一个点电位低一个VTn时，时， NMOS管截止。即最终管截止。即最终O点达到的点达到的“1”比比G点的点的“1”低一个低一个VTn 。(2)由由I向向O传送传送(chun sn)“1”时时(假设假设O初始为初始为“0” )第22页/共62页第二十三页，共62页。G为为“0”电平时电平时 PMOS开启开启(kiq)，传送信号，传送信号G为为“1”电平时电平时 PMOS管截止，不传送管截止，不传送(chun sn)信号。信号。 O点电容通过饱和导通的点电容通过饱和导通的PMOS管充电，管充电，PMOS管逐渐管逐渐进入非饱和，充电加快，最终进入非饱和，充电加快，最终O点达到与点达到与I点相同的点相同的“1”。(1)由由I向向O传送传送“1”时时(假设假设O初始为初始为“0”)IOG“1”IOG第23页/共62页第二十四页，共62页。 O点电容通过饱和点电容通过饱和(boh)导通导通的的PMOS管放电，当管放电，当O点电位下降点电位下降到比到比G点电位高一个点电位高一个|VTp|时，时， PMOS管截止。即最终管截止。即最终O点达到的点达到的“0”比比G点的点的“0”高一个高一个|VTp|(2)由由I向向O传送传送“0”时时(假设假设(jish)O初始为初始为“1” )“0”IOG第24页/共62页第二十五页，共62页。O点电容通过饱和导通的点电容通过饱和导通的NMOS管和管和PMOS管放电，管放电，NMOS管逐管逐渐进入非饱和，渐进入非饱和，PMOS管逐渐截管逐渐截止止(jizh)，最终，最终O达到与达到与I相同的相同的“0”。(1)由由I向向O传送传送(chun sn)“0”(O初始为初始为“1” )OIGGG为为“0”电平、电平、G为为“1”电平电平时时 NMOS、 PMOS管都截止管都截止。G为为“1”电平时、电平时、G为为“0”电电平平 NMOS、 PMOS管都开启管都开启。OIGG“0”第25页/共62页第二十六页，共62页。 O点电容点电容(dinrng)通过饱通过饱和导通的和导通的NMOS管和管和PMOS管充电，管充电，PMOS管逐渐进入管逐渐进入非饱和，非饱和，NMOS管逐渐截止，管逐渐截止，最终最终O达到与达到与I相同的相同的“1” 。(2)由由I向向O传送传送(chun sn)“1”(O初始为初始为“0” )OIGG“1”第26页/共62页第二十七页，共62页。GViVoGViVoGnViVoGp MOS传输门的传输速度与节传输门的传输速度与节点电容、前级驱动点电容、前级驱动(q dn)能力、能力、和自身和自身MOS管的管的W/L有关。有关。 对于自身来说，对于自身来说， W/L越大，越大，导通电阻越小，传输速度越快。导通电阻越小，传输速度越快。 对于单沟传输门来说，传送对于单沟传输门来说，传送“1”和和“0”的速度不同，而对于的速度不同，而对于CMOS传输门可以达到相同。传输门可以达到相同。第27页/共62页第二十八页，共62页。1)NMOS传输传输(chun sh)门能可靠地快速传送门能可靠地快速传送“0”电平，传送电平，传送“1”电平时较慢，且有阈值损电平时较慢，且有阈值损失；失；2)PMOS传输传输(chun sh)门能可靠地快速传送门能可靠地快速传送“1”电平，传送电平，传送“0”电平时较慢，且有阈值损电平时较慢，且有阈值损失；失；3)CMOS传输传输(chun sh)门能可靠地快速传送门能可靠地快速传送“1”电平和电平和“0”电平，但需要两种器件和两个电平，但需要两种器件和两个控制信号控制信号4)MOS传输传输(chun sh)门具有双向传输门具有双向传输(chun sh)性能性能5)MOS传输传输(chun sh)门属于无驱动衰减性传门属于无驱动衰减性传输输(chun sh)第28页/共62页第二十九页，共62页。VDDCBFnor4ADVDDABF Fnor2VDDCBFnor3A静态(jngti)CMOS门电路第29页/共62页第三十页，共62页。VDDABFnor2PMOS管管导通时等导通时等效效PMOS管的宽长管的宽长比减小比减小NMOS管管随着导通随着导通NMOS管管个数的增个数的增加等效宽加等效宽长比加大长比加大输入输入(shr)端数端数过多将严重影响过多将严重影响tr(速度速度)和噪声容和噪声容限限第30页/共62页第三十一页，共62页。第31页/共62页第三十二页，共62页。VDDABFnand4CDFABnand3CVDDABFnand2VDD第32页/共62页第三十三页，共62页。NMOS管管导通时等导通时等效效NMOS管的宽长管的宽长比减小比减小PMOS管管随着导通随着导通PMOS管管个数的增个数的增加等效宽加等效宽长比加大长比加大ABFnand2VDD输入输入(shr)端数端数过多将严重影响过多将严重影响tf(速度速度)和噪声容和噪声容限限(2)性能性能(xngnng)分析示例分析示例第33页/共62页第三十四页，共62页。第34页/共62页第三十五页，共62页。VDDABFCEDABCDE第35页/共62页第三十六页，共62页。VDDABFDABCEEDC第36页/共62页第三十七页，共62页。VDDABFDABCEDCE第37页/共62页第三十八页，共62页。VDDACFABEBEDDC第38页/共62页第三十九页，共62页。ABFF = A+B + AB第39页/共62页第四十页，共62页。AVDDBFVDDVDDABF第40页/共62页第四十一页，共62页。ABFF= AB(A+B) 第41页/共62页第四十二页，共62页。ABFVDDVDDVDDABF第42页/共62页第四十三页，共62页。FAEnVDDFAEnVDDVDDAFCCCC第43页/共62页第四十四页，共62页。VDDACFCABFCCVDDABFCCVDD钟控或非门钟控或非门钟控与非门钟控与非门钟控反相器钟控反相器第44页/共62页第四十五页，共62页。 用一个常通用一个常通PMOS代替代替CMOS逻辑中的逻辑中的P型型逻辑块，简化了电路，减小了输入电容。但是，逻辑块，简化了电路，减小了输入电容。但是，增加了静态增加了静态(jngti)功耗，抬高了功耗，抬高了VOL(有比电有比电路路)。VDDFA1A2A3B1B2N逻辑块逻辑块VDDA1FCA2B1B2DN逻辑块逻辑块第45页/共62页第四十六页，共62页。VDDABF VcVDDABFCC动态(dngti)CMOS电路 第46页/共62页第四十七页，共62页。ViVoVDD VDD 第47页/共62页第四十八页，共62页。VDDFA1A2A3B1B2 N逻辑块逻辑块预充管预充管 若预充过程中输入若预充过程中输入(shr)都为都为“0”，预充结，预充结束后，输入束后，输入(shr)信号信号才到达，会出现电荷再分才到达，会出现电荷再分配问题。配问题。 若预充过程中输入信若预充过程中输入信号号(xnho)到达，可能会到达，可能会产生比较大的直流功耗。产生比较大的直流功耗。第48页/共62页第四十九页，共62页。AVoVDDB 1预充管预充管求值管求值管NC 1型逻辑块型逻辑块 预充过程中，输入预充过程中，输入信号到达，求值过程中信号到达，求值过程中输入信号不可改变输入信号不可改变(gibin)。避免了电荷。避免了电荷再分配和产生大的直流再分配和产生大的直流功耗问题。功耗问题。第49页/共62页第五十页，共62页。 后级门开始求值时，输入信号后级门开始求值时，输入信号(xnho)并并不是前级门求出的值，而是前级门预充的值不是前级门求出的值，而是前级门预充的值“1”。因此，当前级门求出值时，后级门预充的因此，当前级门求出值时，后级门预充的“1”已已丢失，无法再进行正确求值。丢失，无法再进行正确求值。AVoVDDB 1预充管预充管求值管求值管C 1AVoVDDB 1预充管预充管求值管求值管C 1N逻辑块逻辑块第50页/共62页第五十一页，共62页。准两相时钟准两相时钟 2 1一级预充、锁存一级预充、锁存一级求值一级求值二级求值二级求值二级预充、锁存二级预充、锁存二级求值二级求值一级预充、锁存一级预充、锁存AVoVDDBC 1预充管预充管求值管求值管AVoVDDB 2预充管预充管求值管求值管C 2 2 1 1 2 1N逻辑块逻辑块第51页/共62页第五十二页，共62页。AVoVDDBC 1预充管预充管求值管求值管AVoVDDB 1预充管预充管求值管求值管C 1 1N逻辑块逻辑块总是当前总是当前(dngqin)级门求出值时，后级门才开始进级门求出值时，后级门才开始进行求值。行求值。第52页/共62页第五十三页，共62页。AVoVDDBC 预充管预充管求值管求值管逻辑块逻辑块NAVoVDDBC 预充管预充管求值管求值管逻辑块逻辑块P第53页/共62页第五十四页，共62页。EVCCF= P1AB+P2AB+P3AB+P4ABP4P3P2P1A AB BF 可以通过可以通过增加上拉和驱增加上拉和驱动动(q dn)电路来提高速电路来提高速度。度。MOS其它单元(dnyun)电路 第54页/共62页第五十五页，共62页。P4P3P2P1ABFAAAABBBBP4P3P2P1A ABBF 便于布局布线便于布局布线第55页/共62页第五十六页，共62页。S=AB+AB =(A+B)AB C=AB =ABA BSC第56页/共62页第五十七页，共62页。Ci=AB+BC+AC=AB+C(A+B)Si=ABC+ABC+ABC+ABC=ABC+(A+B+C)CiABCCiCiSiCiCiSiVDDVDDVDDABABCABCABVDDABCABCCBAABC第57页/共62页第五十八页，共62页。Ci= (A B)C + (A B)ASi= (A B)C + (A B)CVDDABVDDCA BA BCiSiVDDVDD第58页/共62页第五十九页，共62页。A0B0A1B1A2B2A3B3A4B4A5B5S0S1S2S3S4S5C-1C0C1C2C3C4C5 最终进位(jnwi)信号产生速度慢，因此适用于位数不多、速度要求不高的加法运算。 在高速加法器中，往往采用先行在高速加法器中，往往采用先行(xinxng)进位技术。进位技术。第59页/共62页第六十页，共62页。令：令：Gk=AkBk Pk=Ak+Bk则：则：Ck= AkBk + (Ak+Bk ) Ck-1 = Gk + Pk Ck-1 因而因而(yn r)有：有：Ck= Gk + Pk （ Gk-1 + Pk-1 Ck-2 ) = Gk + Pk Gk-1 + Pk Pk-1 Ck-2 = (只与原始数据只与原始数据A、B、C有关有关) 由此可见，任何一位的进位输出只与输入信由此可见，任何一位的进位输出只与输入信号有关，无论位数增加多少，生成各位进位的逻号有关，无论位数增加多少，生成各位进位的逻辑级数不变，产生速度辑级数不变，产生速度(sd)快。位数过多时常快。位数过多时常采用分组分级先行进位方式，以减少元件数。采用分组分级先行进位方式，以减少元件数。第60页/共62页第六十一页，共62页。 设计一个设计一个3位先行位先行(xinxng)进位加法器，完成进位加法器，完成A0A1A2和和B0B1B2的相加得到的和（包括的相加得到的和（包括进位）。进位）。（用逻辑门组成）（用逻辑门组成）第61页/共62页第六十二页，共62页。