《数字钟设计报告》word版.doc

电子课程设计数字钟 学院 ： 电子信息工程学院 专业、班级： 电子131502班 姓名 ： 李泓 学号 ： 201315020213 指导教师 ： 黄庆彩 2015年12月24日目录第1章 设计任务与要求.2第2章 总体框图.22.1、设计方案一.3 2.2、设计方案二.3 2.3、方案确定.3第3章 选择器件.3 3.1、555定时器.3 3.2、计数器74LS160.5 3.3、译码器74LS47.6 3.4、七段共阳数码管.7 3.5、六非门74LS04.8 3.6、四2输入与门74LS08.8 3.7、四2输入或门74LS32.8第4章 功能模块.8 4.1、利用555定时器产生秒脉冲和调时连续脉冲.9 4.2、0059六十进制计数器设计.9 4.3、0023二十四进制计数器设计.11 4.4、整点报时电路.114.5、调时电路.124.6、数字实验箱上验证所模块的功能.12第5章 总体设计电路图.13 5.1、电路整体工作情况.13 5.2、硬件实验结果.15 5.3、电路改进.16数字钟一、设计任务与要求用中小规模集成电路设计一台能显示时、分、秒的数字钟。1、 秒、分为0059六十进制计数器。2、 时为0023二十四进制计数器。3、 具有校时功能，可手动校正：能分别进行秒、分、时的校正，只要将开关置于手动位置，可分别对秒、分、时进行连续脉冲输入的校正。4、 具有整点报时功能：整点报时电路要求在每个整点时鸣叫一次。二、总体框图整点报时秒显示时显示分显示译码器译码器译码器60进制计数器24进制计数器60进制计数器正常时钟信号数据选择器调时连续脉冲控制电路图2-1 数字钟原理框图基本原理为用十进制计数器分别构成两个0059六十进制的计数器与一个0023的二四进制计数器来实现秒、分、时的功能。通过译码器将信号送入数码管实现时间的显示。用分计数器的进位信号来控制蜂鸣器的工作状态，实现整点报时功能。将正常的时钟信号与调时用的连续脉冲信号送入二选一的数据选择器，再由开关电路控制两信号的传输情况，实现连续脉冲调时功能。2.1、方案一 将32.768KHz的晶振产生的信号通过十四进制计数器进行十四分频再经过D触发器二分频产生1Hz秒信号。用十进制计数器74LS160级联分别构成秒、分、时计数模块，用4511芯片译码驱动七段液晶显示器。调时用的连续脉冲信号可由十四进制计数器十二分频提供。用多路数据选择器74LS151来为正常时钟信号和调时脉冲提供通道，用开关和优先编码器控制。用NPN型三极管与蜂鸣器组成报时电路。2.2、方案二 用两个555定时器分别构成1Hz的秒脉冲发生器和7.5Hz的连续调时脉冲。用十进制计数器74LS160级联分别构成秒、分、时计数模块，用译码器74LS47驱动七段共阳数码管。用与门与或门构成二选一数据选择器，用开关控制。用NPN型三极管与蜂鸣器组成报时电路。2.3、方案确定 两个方案都有各自的好处，用晶振产生的秒信号稳定且比较精确，555定时器产生的秒脉冲虽然受电阻、电容的影响，产生的信号虽没有晶振精确，但能用实验箱进行硬件实现。方案一中译码显示部分也由于硬件限制不便于实现。比较两方案的数据选择方式，前者用集成芯片设计要想实现秒、分、时的校正，需要三片74LS151，照成资源浪费。后者用门电路直接设计简单实用。基于实验箱硬件可实现性，选用方案二。3、 选择器件表3-1器件选择元件名称元件个数555定时器274LS160674LS476七段共阳数码管674LS04174LS08374LS3213.1、555定时器555定时器是一种应用极为广泛的中规模集成电路。该电路使用灵活、方便，只需外接少量的阻容元件就可以构成单稳、多谐和施密特触发器。通常，双极型定时器具有较大的驱动能力，而CMOS定时器具有低功耗、输入阻抗高等优点。555定时器工作的电源电压很宽，并可承受较大的负载电流。双极型定时器电源电压范围为516V，最大负载电流可达200mA；CMOS定时器电源电压范围为318V，最大负载电流在4mA以下。555定时器内部结构的简化原理图如图3-1所示。它由3个阻值为5k的电阻组成的分压器、两个电压比较器C1和C2、基本RS触发器、放电三级管VT以及缓冲器G4组成。 图3-1-1 555定时器内部结构框图和符号图比较器C1的反相端是阈值输入端；若同相端不外接控制信号,则是电阻分压得到的参考电压(2/3)Vcc。比较器C2的同相端是触发端；反相端是电阻分压得到的参考电压(1/3)Vcc。当放电晶体管VT导通时，放电端与地相连。在复位端加低电平信号，锁存器复位，可以使Vo输出低电平。正常工作时，复位端应加高电平。控制端所加电压可以改变比较器C1同相端、比较器C2反相端的电压值，因此也改变比较器C1反相端的阈值电压和比较器C2同相端的触发电压。若控制端不外接电压，则比较器C1同相端电压为(2/3)Vcc，比较器C2反相端电压为(1/3)Vcc。若复位端为高电平，则输入信号VI1、VI2与输出状态之间关系如下所述。阈值电压VI1(2/3)Vcc，触发端电压VI2(1/3)Vcc，锁存器的R端为低电平 ，S为高电平，锁存器输出Q为0，放电管导通，输出Vo为低电平。阈值电压VI1(1/3)Vcc，锁存器的R端为高电平 ，S为高电平，锁存器输出Q保持不变，放电管维持原状不变，输出状态不变。阈值电压VI1(2/3)Vcc，触发端电压VI2(2/3)Vcc，触发端电压VI2(2/3)Vcc(1/3)Vcc10导通(1/3)Vcc1保持保持(2/3)Vcc(2/3)Vcc(1/3)Vcc11截止3.2、计数器74LS160160为可预置的十进制同步计数器，其清除端是异步的。当清除端CLR为低电平时，不管时钟端CLK状态如何，即可完成清除功能。 图3-2-1 74LS160内部结构框图和符号图TC(RCO) 进位输出端CEP(ENP) 计数控制端Q0Q3(QAQD)输出端CET(ENT) 计数控制端CP(CLK) 时钟输入端（上升沿有效，Multisim中为下降沿有效）/MR(CLR) 异步清除输入端（低电平有效）/PE(LOAD)同步并行置入控制端（低电平有效）P0P3(AD) 同步并行置入端当计数始能端ENP与ENT同时有效即同为高电平，以及清零端CLR、置数端LOAD无效时，160在时钟下降沿作用下循环计数，范围为09。在计数过程中若ENP与ENT中任意一个无效或同时无效，160会退出计数状态进入保持状态。若在计数过程中，停止提供时钟信号，160也会进入保持状态。160具异步清零功能，即当要实现十进制内的0M进制计数器时可以将计到M+1时的输出信号通过与非门反馈给清零端。其清零信号不受时钟端CLK的影响，计到M+1时立即清零，M+1这个数就像没出现过一样。160具同步置数功能，即当要实现十进制内的0M进制计数器时可以将计到M时的输出信号通过与非门反馈给置数端。其置数端受时钟CLK的控制，当计到M这个数时为置数端提供了一个低电平，但需要等到CLK有下降沿时160才会置零。若要实现大于十进制的计数器，可以按需要将多片160级联起来，可以用同步级联或异步级联。同步级联为所有160都用同一CLK信号，低位的进位信号为高位的计数始能。异步级联为所有160计数始能都有效，低位的进位信号为高位的CLK信号。表3-2-1 74LS160功能表输入输出CLRLOADENTENPCLK0异步清零10同步预置1111计数110保持110保持3.3、译码器74LS47译码器的逻辑功能是将每个输入的二进制代码译成对应的输出的高、低电平信号。常用的译码器电路有二进制译码器、二-十进制译码器和显示译码器。译码为编码的逆过程。它将编码时赋予代码的含义“翻译”过来。实现译码的逻辑电路成为译码器。译码器输出与输入代码有唯一的对应关系。74LS47是输出低电平有效的七段字形译码器，它在这里与数码管配合使用，表3-4列出了74LS47的真值表，表示出了它与数码管之间的关系。图3-3为其内部结构框图与符号图。图3-3-1 74LS47内部结构框图和符号图74LS47管脚功能如下：LT：试灯输入，是为了检查数码管各段是否能正常发光而设置的。当LT=0时，无论输入A3(D)，A2(C)，A1(B)，A0(A)为何种状态，译码器输出均为低电平，也就是七段将全亮,若驱动的数码管正常，是显示8。BI：灭灯输入，是为控制多位数码显示的灭灯所设置的。当BI=0时，不论LT和输入A3(D)，A2(C)，A1(B)，A0(A)为何种状态，译码器输出均为高电平，使共阳极数码管熄灭。RBI：灭零输入，它是为使不希望显示的0熄灭而设定的。当对每一位A3=A2=A1=A0=0时，本应显示0，但是在RBI=0作用下，使译码器输出全为高电平。其结果和加入灭灯信号的结果一样，将0熄灭。RBO：灭零输出，它和灭灯输入BI共用一端，两者配合使用，可以实现多位数码显示的灭零控制。表3-3-1 74LS47功能表LTRBIBI/RBOD C B AABCDEFG说明010000000试灯01111111熄灭1000 0 0 01111111灭零1110 0 0 000000010110 0 0 110011111110 0 1 000100102110 0 1 100001103110 1 0 010011004110 1 0 101001005110 1 1 011000006110 1 1 100011117111 0 0 000000008111 0 0 100011009 图3-3-2 74LS47译码输出显示字形图3.4、七段共阳数码管这类数码管就是把所有LED的阳极连接到共同接点CA,CA与Vcc相连，而每个LED的阴极分别为A、B、C、D、E、F、G。 图3-4-1 七段共阳数码管内部结构图和符号图图中的(AG)7个LED分别与74LS47的7个输出端OAOG相对应，通过控制各个LED的亮灭来显示数字。3.5、六非门74LS04 图3-5-1 74LS04内部结构图和符号图 74LS04内部包含6个非门，其功能为：。3.6、四2输入与门74LS08 图3-6-1 74LS08内部结构图和符号图 74LS08内部为四个两输入的与门，其功能为：。3.7、四2输入或门74LS32 图3-7-1 74LS32内部结构图和符号图 74LS32内部为四个两输入的或门，其功能为：。四、功能模块4.1、利用555定时器产生秒脉冲和调时连续脉冲图4-1-1 555定时器构成多弦振荡器 从电路图可知，通过电阻R1和R2向电容C1充电，充到VC1=(2/3)Vcc时，比较器C1输出低电平，输出端输出低电平，放电管导通，电容通过电阻R2放电；放电到VC1=(1/3)Vcc时，比较器C2输出低电平，输出端输出高电平，放电管截止，电容开始充电，如此循环，产生振荡。 充电时间T1计算： 放电时间T2计算： 图4-1-2 工作波形图 振荡周期为：（1）秒信号：T=（168+2*68）*4.7*10(-3)=985.872 ms1s , F=1Hz。（2）调时脉冲：T=（100+2*47）*1*10(-3)=133.86 ms ， F7.5Hz。实际仿真情况如下： 图4-1-3 1Hz仿真波形 图4-1-4 7.5Hz仿真波形4.2、0059六十进制计数器设计 秒计数器采用两片160异步级联构成，其中各位直接用160的进位端RCO为十位的160提供时钟CLK信号，当个位计到9后RCO发出一个单脉冲，十位在下降沿的作用下加1。十位用异步清零功能实现05六进制，当计到6时由与非门给出低电平使CLR有效，然后清零。总的来看，当计数器计到59时，个位的进位信号使十位清零的同时个位也回到了零，从而实现了0059的六十进制计数器。分计数器的原理与秒计数器完全一致，区别在于秒信号计数器CLK由秒信号发生器提供，而分计数器CLK由秒计数器计到59后的进位信号提供。图中让与门输出作为进位信号，是为了防止调时总开关S4状态改变对分、时计数器产生影响。图4-2-1 秒计数器 图4-2-2 分计数器4.3、0023二十四进制计数器设计图4-3-1 时计数器小时计数器设计原理与秒、分计数器相同，由两片160异步级联构成。十位160的CLK由个位160的RCO提供，为实现二十四进制，由十位与个位同时提供清零信号。利用160的异步清零功能，当十位计到2时，与非门的一个输入端为1，当个位计到4时与非门的另一输入端也为1，则与非门输出端为0，这时十位和个位同时清零。实现了0023的二十四进制计数器。其个位160的CLK由分计数器进位信号提供。秒、分、时三部分译码显示电路完全相同，让74LS47的LT、RBI、BI/RBO为高电平，47进入正常译码状态。160的输出端QAQD与7447的输入端AD一一对应，QAQD变化范围为00001001，通过47译码后再数码管上显示出相应的数字。4.4、整点报时电路 电路由蜂鸣器与NPN型三极管与100电阻构成，其中蜂鸣器由5V电压驱动，允许最大电流为0.01A。当分、秒计数器到59分59秒后分计数器通过与门给出一个单脉冲进位信号，三极管在单脉冲高电平时导通，当分进位信号回到低电平后三极管截止，蜂鸣器在这个过程中鸣叫一声，实现整点报时。 图4-4-1 整点报时电路 4.5、调时电路图4-5-1 连续脉冲调时电路电路中与门U76、U71和非门U70组成了提供秒计数器CLK信号的二选一数据选择器。与门U68、U67和非门U66组成了提供分计数器CLK信号的二选一数据选择器。与门U74、U73和非门U72组成了提供时计数器CLK信号的二选一数据选择器。当总开关4与调秒开关1、调分开关2、调时开关3都断开时，与门U71、U67、U73的一个输入端为低电平，这三个与门都被封锁，输出0；与门U76、U68、U74的一个输入端为高电平基准秒信号可以通过与门和非门到达秒计数器时钟端，同样的秒进位、分进位也能到达高位的时钟端。当调时总开关4闭合，低电平送给与门U76、U68、U74，将其封锁；这时若其余三个调时开关仍是打开状态，秒、分、时计数器时钟端都无信号输入，进入暂停状态。（1）当开关1闭合，U71的一个输入端为1，7.5Hz脉冲通过与门和非门到达秒计数器时钟端，开始连续脉冲调秒。（2）当开关2闭合，U67的一个输入端为1，7.5Hz脉冲通过与门和非门到达分计数器时钟端，开始连续脉冲调分。（3）当开关3闭合，U73的一个输入端为1，7.5Hz脉冲通过与门和非门到达时计数器时钟端，开始连续脉冲调时。4.6、数字实验箱上验证所模块的功能 试验箱上验证了秒、分的六十进制计数器，其工作正常。连续脉冲调时功能，能够实现，但有误差。 图4-6-1 秒、分显示五、总体设计电路图5.1、电路整体工作情况 四个开关从左到右依次为：3、2、1、4，4为调时总开关，1为调秒开关，2为调分开关，3为调时开关。 正常工作时开关4、1、2、3都断开：图5-1-1 时钟正常工作时的仿真图 调秒时开关4、1闭合，开关2、3断开：图5-1-2 时钟调秒仿真图 调分时开关4、2闭合，开关1、3断开：图5-1-3 时钟调分仿真图 调时时开关4、3闭合，开关1、2断开：图5-1-4 时钟调时仿真图示波器波形图中绿色部分为蜂鸣器负端电平由高变低后瞬间又变高的变化。整点报时仿真： 图5-1-5 报时仿真图图中从左到右依次为时计数器、分计数器、秒计数器；左下的555定时器构 成的多弦振荡器发出7.5Hz的调时脉冲；右下的555定时器构成的多弦振荡器发出1Hz的秒脉冲。1Hz信号与7.5Hz信号通过数据选择器（右）与秒计数器的CLK端相连；秒进位信号与7.5Hz信号通过数据选择器（中）与分计数器的CLK端相连；分进位信号与7.5Hz信号通过数据选择器（左）与时计数器的CLK端相连。开关4控制1Hz信号、秒进位信号、分进位信号这三个正常时钟信号的传输状况；开关1、2、3分别控制右、中、左数据选择器中7.5Hz信号的传输状况。数字钟整体工作情况正常，计时与标准时钟相比存在一些误差，应该由门电路延时引起。可以实现调秒、调分、调时与整点报时功能。5.2、硬件实验结果 硬件实验中用了两片十进制计数器74LS160、两片译码器47LS47、一个四2输入或门74LS32、一个四2输入与门74LS08以及一个六非门74LS04。用160级联构成六十进制秒计数器，用两个与门与一个或门构成二选一数据选择器，显示模块用7447译码驱动共阳数码管。当调时总开关给1和调秒开关给0时，秒正常计数，当调时总开关给0时，时钟暂停，当调秒开关给1时，可以实现调秒，当调秒开关再回到0，调秒结束，当调时总开关再回到1，正常计时。但由于在调秒开关从1达到0的过程中有振荡，160在遇到有效时钟沿的时候又有计数，所以不能实现精确调秒。图5-2-1 秒显示及调秒5.3、电路改进要实现精确调时需要给调时开关消抖： 图5-3-1 开关消抖