低压基准电压源电路的版图设计.doc

摘 要集成电路版图是集成电路系统与集成电路工艺之间的中间重要环节，集成电路版图设计是指把一张经过设计的电路图转变为用于集成电路制造的光刻掩膜版图形，再经过相应的工艺加工制造出能够实际应用的集成电路芯片。版图设计的优劣直接影响电路生成的芯片的成品率及可靠性。而集成电路中的基准电压源可以在温度和电压不断变化的环境中保持相对稳定的参考电压,基准电压源的性能直接影响到整个系统的精度和性能。因此,低压基准电压源版图设计具有非常有意义。本文基于Cadence软件版图设计平台,采用的是XiYue 3um 40V Bipolar Design Rule。设计的版图元件包括NPN、PNP、二极管、电阻、电容。本次设计的主要目的是熟练使用cadence版图设计软件，熟悉电路知识和版图设计规则，掌握基本元器件的内部结构及版图画法，学会布局布线及其优化，从而掌握版图设计方法。本次设计的版图顺利通过DRC和LVS验证，表明本版图设计符合要求。关键词 cadence软件,版图设计,TL431Subject: The Layout Design of Low-voltage reference voltage source circuiSpecialty: MicroelectronicsName:Yuan XiaoWei (Signature)Instructor:Liu ShuLin (Signature)AbstractThe IC layout is in the middle of an essential link between the IC system and integrated circuit technology. IC layout design is a design schematic into for use in integrated circuit manufacturing photolithography masks, graphics, and then through the corresponding process manufacturing to the practical application of the integrated circuit chip. The layout will directly affect the yield and reliability of the chips generated by the circuit. And the reference voltage source in the IC can maintain a relatively stable reference voltage in the changing environment of temperature and voltage, directly affects the accuracy and performance of the entire system. Therefore, the low voltage reference voltage source layout is incredibly meaningful.The design is based on the Cadence software layout platform is Xi Yue 3um 40V Bipolar Design Rule. The design of the layout components includes NPN, PNP, diodes, resistance to, capacitors. The main purpose of this design is familiar with the cadence layout software, familiar with the circuit of knowledge and the layout design rules, to grasp the internal structure of the basic components and the version of the drawing method, and learn to layout optimization, in order to grasp the layout method.The design of the territory passed DRC verification that edition map design to meet the requirements.Key Words： Cadence, layout, tl431目录第一章 绪论51.1 选题背景及意义51.2研究现状61.3 本文工作6第二章 版图设计原理72.1版图设计方法72.1.2半定制设计方法82.1.3定制设计方法92.2版图设计流程92.3模拟电路设计方法102.3.1器件对程设计102.3.2无源元件匹配112.3.3 优化布局连线122.4集成电路设计技巧12第三章 设计方案133.1设计平台133.1.1Cadence软件简介133.1.2 Cadence软件使用说明143.2低压基准电压源电路183.2.1TL431电路简介183.2.2电路基本原理183.2.3电路基本结构183.3标准双极工艺193.3.1工艺流程203.4设计规则27第四章 低压基准电压源电路的版图设计284.1电路的设计284.2电路主要器件的版图设计294.2.1有源器件294.2.2 无源器件设计324.3 版图布局设计384.4版图验证44第五章 总结46致 谢48参考文献49附 录501附 录 XiYue 3um 40V Bipolar Desgn Rule50第一章 绪论1.1 选题背景及意义基准电压源模块是电路系统中为其它功能模块提供高精度的不随温度变化的电压基准源，或由其转化为高精度的电流基准，为其它的功能模块提供精准、稳定偏置的电路。它是模拟集成电路与数模混合集成电路之中非常重要的模块。基准源输出的基准信号必须稳定，并且与电源电压、温度以及其他的变化无关。对模拟电路系统而言，基准电压源的性能的优劣将直接影响到整个系统的精度和性能，基准电路的任何偏差都会非常严重的影响其它电路的性能和精度。因此，整个系统的精确度在很大程度上依靠于内部或外部基准的精确度，如果没有一个满足要求的基准电路，就不能精确地实现系统预先设计的性能。因此，对于如何提高基准源的性能和集成度一直是大家研究的热点和难点。集成电路的设计是指根据电路预先设计的功能和性能的要求下。然后正确的选择系统的配置、电路的形式、器件的结构、工艺方案和设计规则。再尽可能的减小芯片的面积，从而降低设计成本，缩短设计周期，以保证全局的优化，设计出符合设计要求的集成电路。集成电路版图设计是整个集成电路设计之中的后端工作。集成电路版图设计是将集成电路从电路转化为电路芯片的一个非常重要的设计过程。在整个设计的过程中，版图(1ayout)设计是把每个元件的电路符号表示转换成图形表示，同时，元件间相互连接的线也被转换成为几何图形。通过集成电路版图的设计，可以将具体的电路变为一个可物理实现的平面图形，再经过特殊的工艺在硅片上加工成为符合我们需要的立体的器件结构。因此，版图设计在整个芯片设计制造中起着非常关键的作用。1.2发展趋势版图设计是根据已经设计好的电路和相应的制造的工艺水平,按照一定的给定的设计规则,将电路图转变为成为光刻用的掩模板图形,这些掩模板图形包括制造集成电路所有所用到的隔离岛、埋层、基区、发射区、P+离子注入、N+离子注入、接触孔、通孔、金属层等一系列工序的几何图形。版图设计是一项复杂的巨大工程，如果仅靠人力实现显然是不可能的，因此我们需要借助（EDA）软件进行计算机辅助设计。Cadence软件是一款非常优秀的版图设计软件平台，国内外很多公司借助Cadence Virtuoso软件设计平台进行设计，故本次的设计我们借助了Cadence Virtuoso工具，它可以提供完整的IC设计环境。本论文运用此工具中的layout进行版图设计，使用LVS验证和DRC验证对我们设计好的版图进行版图电路图对比检查和设计规则检查，来保证本次设计的版图的正确性。1.3 本文工作本毕业设计主要工作是根据电路设计出版图并通过验证设计过程中尽量减小面积和器件尽量匹配。由以下部分组成： 第一章 绪论 对选题背景及意义、研究现状、本文内容进行了介绍。第二章 版图设计原理 对版图设计进行简要简介第三章 设计方案 对本次设计内容和方案进行简要介绍 第四章 低压基准电压源版图设计 对版图具体设计过程进行介绍。第五章 总结 对本次设计的总结。第二章 版图设计原理集成电路版图设计是指将电路工程师设计产生的电路通过EDA版图设计工具进行布局布线，并进行物理验证，最终产生供制造用流片的GDSII数据的中间过程。换句话来说，就是将电路工程师设计的电路转化为芯片制造时所用的掩膜图形，即设计工程生产过程中平面工艺中所需要的各种掩模板，模拟集成电路的掩模板所需要的图形包括以下几层：埋层、隔离岛、基区、发射区、接触孔以及金属层等。 2.1版图设计方法版图设计方法有很多种，我们可以从不同角度对其进行分类。按我们设计是手工设计还是计算机辅助设计,我们可将版图设计的方法分成手工设计和计算机辅助设计两大类。如果我们版图设计按照对布局布线位置的限制的限制来分,则可把版图的设计方法分成全定制设计法(full custom)，半定制设计法(semi custom)和定制设计法。下面我们对三种版图设计方法做简要的介绍。 2.1.1全定制设计方法全定制的设计方法主要适用于对设计质量和性能有着最严格要求的芯片, 比如对芯片要求有最小的信号延迟、最小的芯片面积, 而相对于设计周期和设计成本要求不是太严格。例如计算机中的CPU芯片就是全定制的最佳事例。CPU对电路性能要求非常的高，而且生产量也是非常的大，我们设计者希望得到最高速度、最低功耗和最节省面积的芯片设计，因而一般采用全定制的设计。全定制的设计方法主要以人工设计为主，计算机仅作为绘图与规则验证工具起着辅助设计的作用。对于版图的设计，版图设计者需要进行反复比较、调整和修改；并且对于每个器件都要有最佳的尺寸；电路的拓扑结构要有最佳和最合理的版图布局；器件之间的连线要寻找佳的，最短的路径。对于版图设计的每一部分我们都追求精益求精，不断修改完善，从而把每个器件和每个连线都安排得最合理、不互相影响，在获得最好的芯片性能的同时，尽量减小芯片的面积降低成本。目前， 通用集成电路因为产量很大，为了降低成本和提高性能我们一般采用全定制的设计方法。而对于其他设计方法中所使用的最基本的单元器件，如标准单元中的库单元、门阵列中的标准单元，我们追求最佳的性能和最小的面积也采用全定制的设计方法。模拟集成电路因为其比较的复杂而且无固定的电路实现形式，因而一般采用采用全定制的设计方法。 通用逻辑阵列我们设计的时候很少采用全定制的设计方法，因为这样的设计周期长、成本高。但是对于简单。规模较小而又有一定批量的专用集成电路，也可以采用全定制的设计方法。 超大规模的集成电路的设计，我们一般不采用全定制的设计方法，但是其内部单元有很多重复的单元结构的电路，我们对于其单元电路可以采用全定制的设计方法。其中可以重复使用的单元电路可以通过人工设计，然后利用计算机版图设计软件辅助设计功能，复制其中可以重复利用的单元电路版图，从而绘制出整个电路的版图。 2.1.2半定制设计方法半定制的设计方法主要应用于数字集成电路的设计，因为数字集成电路电路主要由MOS晶体管和晶体管之间的互连线两部分构成。在不同的电路的版图中，每个晶体管的构造大体上是相同的，其中的差别仅仅是其中电路所包含的晶体管的数量是不同的或者是晶体管之间相互连接的方式有所不同。如果预先将一定数量的晶体管先制作好，形成半成品，然后我们用户只需要根据自己的需求连线就可以生产出各种不同的数字电路。由于半成品是可以事预先批量生产出来的，所以这样的方式能够大大提高各种数字集成电路的设计速度，尤其是对一些特殊的，小规模的数字集成电路由重要的现实意义。半定制法主要由门阵列和门海两种形式。 2.1.3定制设计方法我们仅仅从版图面积的角度来分析,全定制的设计方法设计的芯片面积利用率最高,基本上没有多余的地方,也就是说没有空余的地方,从而面积相对可以做到最小 。但是这种设计方法也有缺点，其版图几乎没有股则可循,很少能够有可以重复使用的单元，因此只能是用手工进行设计, 无法利用计算机自动布局布线。对于半定制的设计方法其刚好相反, 其电路器件大多是规则排列的, 因而有规律可循,单元版图可以重复利用。但是其缺点是芯片上有很大一部分面积是无用的,浪费的芯片面积过大。定制的设计方法应该说在一定程度上吸收或结合了这两种设计方法的优点而克服了这两种设计方法的缺点,因此这种版图设计方法被广泛采用。2.2版图设计流程 集成电路从60年代开始,历经了小规模集成,中规模集成,大规模集成,到现在的超大规模集成。单个芯片上已经可以集成数以亿计的晶体管。因而对于如此规模的集成电路的版图设计是一项浩大工程，对于复杂的集成电路的版图设计,我们一般按以下步骤进行设计: 1.模块的划分。我们通常把整个需要设计的电路划分成许多个子模块，然后针对每个子模块进行设计，从而降低设计规模和难度。并且版图模块的划分可以更好地为每个子模块和整个芯片选择一个合理的的优化布图方案。2.布局布线。我们首先根据电路图和各个器件的结构，选择合适的布局以达到尽量减少布线难度的。然后我们对各个子模块的面积进行调整，已达到面积最优。接着完成子模块间的连接线,并进一步的优化布线结果。 3.版图面积压缩。当我们子模块间的布线完成后，我们在尽一切可能减小压缩芯片的面积，从而降低芯片面积。4.版图检查。版图检查主要包括三个部分：1）DRC（Design Rules Checker）。当我们完成版图的设计工作之后，在生成最终生产用的的图形之前我们要进行DRC检查设计过程的违反设计规则的错误，当运行DRC时候程序就会按照我们给定的设计规则检查设计错误，当程序发现错误时，会在错误的地方做出标记高亮显示。2）ERC（Electrical Rules Checker），ERC是用来检查连线是否短路，线路开路以及floating结点。ERC检查短路错误后，会将错误提示局限在最短的连接通路上。3）LVS（Layout Versus Schematic），当我们运行LVS查错时候程序会比较IC版图和原理图，从而生成报告，报告版图连接和原理图的不一致，并进行修改直到版图与电路图完全一致为止。5.版图修改。此时的工作主要包括检查Label是否正确，label所选的layer是否正确；Power & Ground连接是否有问题，得到的files是否确实可靠，检查netlist中器件类型的命名是否规范等。6.寄生与仿真。在实际电路的制作过程中，会产生寄生参数：寄生电容，寄生电感和寄生电阻。 7.版图完成。后端数据接口处理，确认芯片版图的设计和尺寸，落实相关 foundry流片计划，确认设计数据（GDSII文件）大小。2.3模拟电路设计方法模拟集成电路速度比较快，但是功耗较大，集成度比较低。并且模拟电路一般没有固定的规律，设计比较灵活。因而进行版图设计的时候，要进行全定制的设计。当我们进行模拟集成电路版图设计的时候，我们主要要解决电路性能、匹配、速度等问题。 2.3.1器件对程设计对称是为了匹配，它是模拟电路版图设计中的重要技巧之一，对称包括器件对称，布局布线对称等。简单说来，就是将两个器件的周围环境设计一致，重要的匹配规则如下： （1）把匹配器件相互靠近放置 如果把要求匹配的器件相互靠近放置，无论衬底材料的均匀性，掩模板的质量及芯片加工对他们的影响都可以认为是相同的。 （2）保持器件方向一致 如果器件放置方向相同，就可以尽量避免由于在光刻及原片加工的许多步骤中沿不同轴向的特性大小不一而造成的失配。 （3）增加虚拟器件 两个器件的对称轴两边保持相同环境很重要，如果两边不同，可在另一边加入与对边相同的虚拟器件，来实现对称性，提高匹配。 （4）共中心 对于较大的晶体管，不好实现对称，但可尽量实现中心对称，也可以提高匹配率。2.3.2无源元件匹配 （1）电阻匹配 对于大数值的电阻，通常将其分为较短的电阻单元，平行放置并串联起来。从匹配和可重复性的角度讲，这种结构比“蛇形”结构要有月的多，因为后者在拐角处的电阻较大。（2）电容匹配 高密度电容器的制作可以采用以下结构：多晶硅覆盖扩散区、多晶硅覆盖多晶硅或金属覆盖多晶硅，它们均作为电容器的两个极板，并在它们之间生长较薄的氧化层。由于多晶硅与扩散区构成的电容器结构简单，尽管它的线性度比其他两种低，这种结构在当今模拟电路工艺中仍然使用的比较广泛。 2.3.3 优化布局连线 连线的优劣会影响到设计精度和速度。如果连线较长，连线的平板电容和边缘电容会使工作速度降低。例如，在一个混合信号系统中，时钟信号必须通过许多长的连线接到各个模块，从而产生相当大的连线电容。更重要的是，线间电容导致了显著的信号耦合。 我们要尽量优化布局减少连线的长度连线电阻也要引起注意。在低噪声应用中，长连线可能会产生相当大的热噪声，而且接触孔和通孔也存在大的电阻。长导线的分布电阻和分布电容也会引起信号的延迟与弥散。弥散是指信号沿导线传输时其跃变时间明显增加。如果以时钟边沿确定一个采样点，弥散就会带来特别麻烦的问题。 芯片上电源总线和地线的设计也要注意很多问题。在大的集成电路设计中，沿电源总线的直流或瞬态电压降可能会很大，因而影响由同一个电源总线供电的敏感电路正常工作。而且，为保证电路的长期可靠性，电迁移现象要求总线要有较小的宽度。2.4集成电路设计技巧最后，介绍一下在集成电路版图设计中常常用到的一些技巧。使用这些技巧，可以减少芯片面积，提高电路性能，降低生产成本。 1. 合并公共区域 一个较好的版图，不是每个元件都相互独立，而是尽可能地将各个元件的公共区域合并在一起。如不同元件的接地部分和接电源部分是公共部分，可以将不同元件的这部分合并在一起减少芯片尺寸。2.减线法 在芯片面积较大的版图上，对于单层金属或双层金属布线的工艺，几乎一半以上的芯片面积用于信号连接，因此减少布线对于减少芯片面积有着很重要的意义。 3.布线 集成电路中，主要用铜铝合金作为连线，通常是以一种作水平方向布线，另一种作垂直方向的布线。 但对于小规模的电路我们要尽量只使用一层金属布线，这样就可以少许多的工艺步骤，从而降低成本4.利用EDA工具提高设计速度 对于电路中大量重复的单元，可以将它们的版图精心设计好并放入库中保存，在需要时随时调用，无论对称、旋转、平移，都可以用来组成新单元，达到节省建立版图时间和减少错误的目的。第三章 设计方案3.1设计平台3.1.1Cadence软件简介Cadence Design Systems Inc.是全球最大的电子设计技术(Electronic Design Technologies)、程序方案服务和设计服务供应商。产品涵盖了电子设计的整个流程，包括系统级设计，功能验证，IC综合及布局布线，模拟、混合信号及射频IC设计，全定制集成电路设计，IC物理验证，PCB设计和硬件仿真建模等。 其总部位于美国加州圣何塞（San Jose）。Cadence是CADENCE公司生产的集成电路设计软件的总称，是个大型的EDA软件，EDA是电子设计自动化（Electronic Design Automation）的缩写,cadence是具有强大功能的集成电路设计系统。作为非常强大地EDA设计工具，Cadence可以完成系统级设计，功能验证，IC综合及布局布线，模拟、混合信号及射频IC设计，全定制集成电路设计,IC物理验证，PCB设计和硬件仿真建模。Cadence在仿真、电路图设计、自动布局布线、版图设计及验证等方面具有强大的功能，因此Cadence软件是IC设计师必备的工具。 我们设计的一般步骤大概有如下几步：画 schematics(电路)、画相应的layout(版图)、进行版图设计规则检查（DRC）、做电路与版图的一致性检查(LVS)，导出最终版图的gds文件。3.1.2 Cadence软件使用说明首先我们要进入系统操作平台打开Cadence软件，进入版图界面的命令为：cd 用户名icfb &然后出现CIW窗口,如图2-1所示。图3-1 CIW窗口接着建立库(library):窗口分为Library和Technology File 两部分。Library部分有Name和Directory两项，分别输入我们要建立的Library的名称和路径。然后在Technology Library Name中输入工艺库的名字，我们使用的是西岳工艺库文件；然后建立单元文件(cell)，在Library Name 中选择存放新文件的库在Cell Name中输入名称然后在在Tool项，选Composer-Schematic编辑电原理图，选择Virtuoso 编辑版图。然后我们进入相应的界面进行设计。电路（Schematic）设计界面简介：编辑431电路的原理图时我们使用Candence自带的analogLib库中的模型（model）。编辑完之后，改正错误。编辑时常用的快捷键有：i:添加新元件；p:添加输入输出pinl:添加wire namew:添加连接线W:添加总线。图3-2 schematics窗口版图（layout）设计界面简介：版图编辑是打开Vituoso编辑窗口,弹出一个细长型的LSW窗口,该LSW窗口定义了版图各层的作用。画版图的基本操作步骤为：首先在LSW中选定相应层，然后在版图编辑窗口的Create下选要画的几何形状，再在可编辑区域完成绘图。图3-3 layout窗口主要编辑快捷键Undo取消 对应快捷键：u Redo恢复 UMove移动 mCopy复制 cStretch拉伸 sDelete删除 delMerge合并 M2主要创建命令Rectangle矩形 对应快捷键： rPolygon多边形 PPath互联 pLabel标签 lInstance例元 iContact通孔 oLWS视图的功能如下 1可选择所形所在的层 2可选择哪些层可供编辑 3可选择哪些层可以看到。图3-4 lsw窗口3.2低压基准电压源电路3.2.1TL431电路简介 TL431电路作为经典的模拟电路， TL431电路自从问世以来凭借优越的性能，成熟的技术，简单的结构被大规模生产和应用。TL431是一个有良好的热稳定性能的三端可调分流基准电压源。TL43l可以产生从lmA到100mA电流范围的2. 5v基准。TL431的内部含有一个25V的基准电压，所以当在REF端引入输出反馈时，器件可以通过从阴极到阳极很宽范围的分流，控制输出电压。TL431的封装之后有三个引脚分别为：阴极(CATH00E)、阳极 (ANODE)和参考端(REF)。由于TL431控制精度高，温度系数很小，输出杂波低，所以被广泛应用于DVD、电脑显示器、彩色电视机卫星接收机等高精度开关型稳压源电路中。三个引脚分别为：阴极(CATH00E)、阳极 (ANODE)和参考端(REF)。3.2.2电路基本原理电路工作原理分析：当外界电压加在阴极的时候，则Q1导通，那么接下来点2处就会产生电压，使得Q3和Q4导通，于是微电流源开始工作。微电流源的输出电流为,根据上式得出，只要电阻保持恒定不变，则输出电流就会很稳定（因为是由三极管的内部结构参数决定，与晶体管的饱和电流有关）。那么b点的电压也就很稳定，进而参考点的电压Vref也就稳定在2.5V。由于下边的微电流源导通，那么Q7，Q8就会导通，那么上面的镜像电流源就会导通工作，从而发挥直流偏置的作用。3.2.3电路基本结构图3-5 431电路3.3标准双极工艺双极集成电路就是以双极型晶体管作为有源元件的集成电路，双极型集成电路工艺是所有集成电路工艺中最早被发明的。现在的集成电路早已经发展到超大的规模，尽管CMOS工艺发展迅速，双极型集成电路仍然在高速、模拟、功率等类型的模拟电路和数模混合集成电路中占有很重要的地位。因为双极集成电路速度快且具有很大的灵活性，并且硅双极技术在一系列数字和模拟应用中依然起着相当大的作用。所以尽管双极集成电路有集成度低，功耗大的缺点，但是双极性集成电路仍然在高速、模拟、功率等类型的电路中占有很非常重要的地位。集成电路中的基本元件分为有源元件和无源元件，无源元件主要包括电阻、电容和电感。极电路的有源元件有二极管、NPN管、横向PNP管等。现在的集成电路的制造采用的仍然是平面工艺，这也就是说所有的元器件都是平面工艺，所有的电极都是在一个平面上，这与分离元件有所不同。双极型的集成电路工艺按其所采用的隔离类型可分为以下两类，一类是采用介质隔离，也即在器件之间制备P-N结作电隔离区，一类采用自然隔离。采用介质隔离制作的双极型集成电路主要是TTL(晶体管晶体管逻辑) 电路，而I2L(集成注入逻辑)的电路则是采用自然隔离的双极型工艺。下面以NPN为例。简单介绍标准双极工艺NPN晶体管形成过程。3.3.1工艺流程标准双极工艺是以牺牲PNP晶体管的性能来换取更好的NPN管的性能，这是由于NPN晶体管主要是电子导电，PNP晶体管主要是空穴导电，而电子的迁移率大约是空穴迁移率的两倍。所以我们通过优化NPN晶体管的性能来提高整个电路的性能。标准双极工艺的基本制造流程一共由以下8个掩膜工艺构成。1.衬底制备初始材料选用衬底采用轻掺杂的P型硅，掺杂浓度一般在1015/cm3数量级，采用的硅晶片晶面的晶向指数为（111）方向，接着在硅晶片上生长一层二氧化硅氧化物薄膜。衬底的掺杂浓度较低可以减少集电极的结电容，提高集电结的击穿电压，但是掺杂浓度过低会使埋层推进太多；而选用（111）晶向的硅晶片衬底有助于抑制双极工艺产生的寄生PMOS管。图3- 6 衬底准备2）隐埋层光刻 首先在衬底上生长的一层二氧化硅上进行一次光刻，刻蚀出埋层区域。我们在此过程中使用第一张掩膜版：NBL掩膜版，并进行第一次光刻。图3- 7埋层光刻3)N型埋层扩散 然后我们在光刻出的窗口进行掺杂，用离子注入或热淀积使N型杂质进入晶片，通常使用含砷或锑的杂质形成N型埋层。用砷或锑是因为这些元素较低的扩散系数抑制了后续工艺中出现的向上扩散现象。淀积过后我们要进行简单的推结工艺，主要是实现两个目的：第一是进行退火处理激活杂质，修复损伤的晶格。第二是在硅表面生长少量的具有轻微不连续的氧化层。我们制作埋层的目的是为了减小集电区的串联电阻，并减小寄生PNP管的影响。埋层材料选择标准是杂质在硅中的固溶度要大，以降低集电区的串联电阻；在高温下，杂质在硅中的扩散系数要小，以减少制作外延层时的杂质扩散效应；杂质元素与硅衬底的晶格匹配要好以减小应力，最好是采用砷。图3- 8埋层注入4)用湿法刻去全部二氧化硅，去除多余的氧化层。图3- 9去除氧化层5）外延淀积。用湿法刻蚀全部二氧化硅之后，然后外延一层轻掺杂为减少结电容，提高击穿电压，降低后续工艺过程中的扩散效应，电阻率应尽量高一些；但为了降低集电区串联电阻，又希望它小一些图3- 10外延淀积6）隔离区形成 先生长一层二氧化硅，然后进行二次光刻，刻蚀出隔离区，接着预淀积硼（或者采用离子注入），并退火使杂质推进到一定距离，形成P型隔离区。这样器件之间的电绝缘就形成了。本次工艺我们使用第二张掩膜版：隔离掩膜版图3- 11隔离区形成7）深N+扩散 在形成隔离区域后进行深集电极接触的制备，这里的“深”指集电极接触深入到了N型外延层的内部。为降低集电极串联电阻，需要制备重掺杂的N型接触，进行第三次光刻，刻蚀出集电极，再注入（或扩散）磷并退火。深N+扩散（侧阱）提供了到NBL的低阻连接高浓度的磷淀积之后高温推结形成N+阱，推结不仅使N+扩散向下推进并与向上扩散的NBL相连接，而且还完成了隔离推结。本次工艺我们使用第三张掩膜版：N+掩膜版8）基区扩散 先进行第四次光刻，刻蚀出基区，然后注入低浓度硼使N型外延层反型并退火，使其扩散形成基区。由于基区掺杂元素及其分布直接影响器件电流增益、截止频率等特性，因此注入硼的剂量和能量要特别加以控制。离子注入可以精确控制基区掺杂，因此可以尽可能减少工艺引起的值的变化，接下来退火修复注入损伤并确定基区结深。热退火过程中生长的氧化层可以作为下一步发射区淀积的掩膜。 本次工艺我们使用第四张掩膜：基区掩膜版图3- 12基区扩散8）发射区扩散在基区上生长一层氧化物，进行第五次光刻，刻蚀出发射区，并进行高浓度的磷或砷注入（或扩散），并退火形成发射区。本次工艺我们使用第五张掩膜版：发射区掩膜版图3- 13发射区扩散9）氧化图3- 14氧化10)接触 淀积一层二氧化硅，光刻并干法刻出接触孔，该孔用来引出电极。孔内溅射金属形成欧姆接触。本次工艺我们使用第六张掩膜版：接触掩膜版图3- 1形成接触11）金属淀积 淀积一层铜铝合金作为金属连接层，该金属系中通常包含2%的硅以抑制发射区穿通，包含0.5%的铜来改善电迁移特性。标准双极工艺为了降低互联线阻抗和防止电迁移现象的发生会使用相对较厚的金属化层。图3- 2金属淀积12）反刻铝 光刻并刻出连线层金属， 本次工艺我们使用第七张掩膜版：金属掩膜版图3- 3反刻铝 最后我们在整个晶片上淀积一层厚的保护层（PO），可压缩的氮化物保护膜提供了优良的机械和化学保护。然后我们使用PO掩膜版刻出图形，用专用的刻蚀剂刻蚀出窗口，露出金属层用于键合。本次工艺我们使用第八层掩膜版：PO掩膜版3.4设计规则用特定工艺制造电路的物理掩膜版图都必须遵循一系列几何图形排列的规则，这些规则称为版图设计规则。由于器件的物理特性和工艺的限制，芯片上物理层的尺寸进而版图的设计必须遵守特定的规则。这些规则通常规定芯片上诸如金属和多晶硅的互连或扩散区等物理现象的最小允许线宽、最小特征尺寸以及最小允许间隔。制定设计规则的主要目的是为了在制造时能用最小的硅片面积达到较高的成品率和电路可靠性。严格遵守设计规则可以极大地避免由于短路、断路造成的电路失效和容差以及寄生效应引起的性能劣化。一般来讲，设计规则反映了性能和成品率之间可能的最好的折衷。设计规则并不是区分错误设计和正确设计的分界线。遵守版图设计规则通常大大增加电路成品率的可能性。违反某些具体设计规则可使电路性能改进的可能性也越大，这种改进可能是以牺牲成品率为代价的。本次设计我们采用的是XiYue 3um 40V Bipolar Design Rule，具体的设计规则见附录A。第四章 低压基准电压源电路的版图设计4.1电路的设计图4- 1 431电路生成模型图4- 2 模型4.2电路主要器件的版图设计4.2.1有源器件 1.NPN管设计 下图是NPN晶体管的版图和剖面对照图。NPN管的集电区由N型外延隔离岛组成，基区和发射区是由依次进行不同的掺杂形成的。载流子从发射区发射，再然后穿过基区，进入集电区被收集。集电区由重掺杂的NBL之上的轻掺杂的N型外延层构成，轻掺杂的外延层可以形成宽的集电结耗尽区。NBL和深N+扩散提供了到晶体管动态基区之下的外延层部分的低阻通路，从而有效地降低了集电区电阻。NBL中高浓度的施主杂质有效地阻止了集电结耗尽区向下扩展。基区扩散底部和NBL顶部间的距离决定了NPN晶体管的最大工作电压。1）原理及剖面图图4- 3 NNP版图及剖面图2）版图实现发射极基极集电极 图4- 4 NPN版图2. PNP管设计下图是横向PNP的版图和剖面图的对照图。横向PNP管的集电区和发射区都是由扩散进入N性隔离岛上的基区扩散形成的。隔离岛作为晶体管的基区。横向PNP晶体管中的工作区出现在水平方向上，载流子从中心的发射区向周围的集电区运动。1）原理及剖面图图4- 5 PNP版图及剖面图2)版图实现发射极集电极 基极 图4- 6 PNP版图3. 二极管设计晶体管实质是由两个背靠背的结构成的，所以我们将晶体管的集电极和基极连在一起形成二极管连接。这种器件被称为二极管连接形式的晶体管，依靠晶体管的作用，大部分流过晶体管的电流是从集电极流向发射极，只有一小部分的电流流过基极，因此基极电阻对器件的正向导通电压几乎没有影响。二极管连接形式的晶体管中通常包含以减少集电极串联电阻。1)原理及剖面图图4- 7 二极管版图及剖面图2）版图实现阳极阴极 图4- 8 二极管版图4.2.2 无源器件设计1.电阻设计电阻是电路的基本器件, 模拟电路中通常包含很多的电阻。大部分工艺中提供了多种不同的电阻材料以供选择，有些材料适合制作高阻值电阻，有些材料适合制作低阻值电阻。不同的材料的精度和温度特性会有较大的区别，电路设计者和版图设计者通常需要为每个电阻选择合适的材料。集成电路由于横向扩散等一系列工艺偏差，导致我们设计的器件与实际形成的器件有一定的偏差。但是对电阻来说虽然集成电阻的误差较大,但是相对误差比较小匹配的电阻之间一致性比较好。下图显示了一个采用电阻率为形状为矩形厚片的电阻，材料的长度为L，宽度为W，厚度为t ,其电阻值为R =L/W=(/)L/W, 集成电阻通常有扩散或者淀积形成，因此当工艺决定之后其/t值恒定。所以R= RL/W其中R表示一个正方形材料的薄层电阻,它与正方形边长的大小无关, 只与半导体的掺杂水平和掺杂区的结深（即材料厚度）有关，R=/d。集成电阻的阻值由L与W的比值确定，长和宽相等的电阻包含一个方块。当我们确定L与W比值就可以得到我们想要的阻值。图4- 9 方块电阻模型1.1基区电阻设计下图是基区电阻的版图和剖面图。基区电阻必须置于合适的隔离岛中，或者是标准双极工艺的型外延层。隔离岛中还要包含来减少隔离岛电阻。通过提供从隔离岛到电源的比较的的电阻通路，还可以减少在同一个隔离岛中的点组建的噪声耦合。如果没有，基区扩散会更深，从而会增大电阻。本次设计采用工艺的基区电阻的典型值是。基区电阻是由型隔离岛上的基区扩散形成的，且连接后可以使的基区和外延层反偏。将隔离岛连接到电阻上的最高点电位可以保证隔离。1）原理及剖面图图4- 10 基区电阻版图及剖面图2）版图实现隔离岛接触图4- 11 基区版图1.2 发射区电阻设计发射区电阻是由隔离岛内被基区扩散隔离的发射区扩散形成的。其方块电阻的典型值一般是210/,因此用来制作比较小的电阻。发射区电阻必须放在合适的隔离岛内，通常将发射区电阻制作在基区扩散内。并且要外加加来抑制寄生的衬底PNP管的作用。1）原理及剖面图图4- 12 发射区电阻及剖面图2）版图实现隔离岛接触图4- 13 发射区电阻版图1.3 Implant Resister设计 高阻值薄层电阻（HSR）其方块电阻值110k/,本次设计采用工艺的薄层电阻的典型值为2.4 k/ 。高薄层注入由浅的轻掺杂P型注入形成。下图就是典型的电阻的版图和剖面图。体电阻包含高薄层注入，电阻两端的小面积基区扩散保证了欧姆接触。电阻被制作在型隔离岛中，隔离岛接触一般接在高电位，起隔离作用。1）原理及剖面图图4- 14 HSR电阻版图及剖面图2）版图实现隔离岛接触图4- 15 版图2 电容设计晶体管可以用来做电容。我们采用标准双极工艺制作电容，其下极板通过发射扩散区实现，中间一层介质层来做电容上下极板间的隔离介质。电容的介质层是由一层薄氧化物构成的，这层薄膜氧化物是通过特殊的掩膜步骤控制腐蚀和再生长的过程实现的。电容上极板是利用第一层金属形成的。电容制作过程中不用加，因为不加可以进一步降低发射极板和隔离区之间的寄生电容。本次设计电容的典型值是1）原理及剖面图图- 16电容版图及剖面图2）版图实现下级板（发射扩散区）介质层上级板（金属）图- 17电容版图3PAD设计图- 18版图4.3 版图布局设计1版图布局分析集成电路版图设计布局时需注意引出端分布是否便于使用或与其他相关电路兼容，是否符合管壳引出线排列要求；布局要紧凑，以节约芯片面积，尽可能将各单元设计成方形；还要考虑到热场对器件工作的影响，应注意电路温度分布是否合理。2.隔离区的划分原则隔离区划分的原则是：NPN管集电极电位相同的可以放在同一个隔离区；PNP管基极电位相同的可以放在同一个隔离区；NPN管的集电极电位和PNP 管基极电位相同可以放在同一个隔离区；电阻工艺相同的可以放在同一个隔离区；电容面积较大可以灵活放置；二极管工艺相同可以放在通过一个隔离区。3.隔离区的划分Tl431电路一共有11个晶体管、10个电阻、2个二极管、二个电容。按照以上隔离区的划分规则对电路进行分析我们可以一共划分14个隔离区：Q4、Q9；Q5、Q6；Q7；Q8；R1、R2、R7、R8；R3、R10；R4、R5；D1、D2；C1、C2；Q2；Q3；R6；R9。NPN管共集电极集成Q4、Q9图6- 19PNP管共基极集成Q5、Q6图6- 20基区电阻集成图6- 21发射区电阻集成图6- 22离子注入电阻集成图6- 23 二极管集成图6- 24电容集成图6- 254.原件图形及尺寸设计通过对电路的进一步分析，我们根据流过每个器件的电流以及元器件的电流容量、耐压、频率特性等各方面的要求来设计具体器件的图形和尺寸。431电路一共有11个晶体管，9个NPN管、2个PNP管、10个电阻、2个二极管、2个电容5.布局布线布局布线对电路的成品率和可靠性影响很大，直接关系到电路的性能，其总的原则是：元件排列紧凑，减少寄生效应的影响，有利于提高成品率；尽量保证要求对称的晶体管的图形要十分一致，并且位置也要尽量靠近，以减少由于材料，工艺，及温度不均匀造成的影响。镜像电流源之中的电阻R7、R8晶体管R5、R6要保持对称；布局：图6- 26 6.版图实现当布局完成后，就剩下布线即金属化，对于金属连线因为本低压基准电压源芯片的器件比较少为了减少成本即减少掩膜版数量，所以我们仅采用第一层金属。图6- 274.4版图验证1.版图验证概述在IC设计中,版图设计完成后的下一个步骤就是版图验证，版图验证的任务是检查版图中可能存在的错误。随着IC的高集成化和复杂化,版图验证的重要性也更加凸显出来。 版图设计的各种错误可以分成两类。第一类是违反几何设计规则的错误。在集成电路掩模制造过程中由于制造设备等的分辨能力的限制,要求版图的几何图形满足一定的尺寸要求。为此对每个工艺线都会制定相应的几何设计规则，如果违反这些规则，就会导致芯片无功能或成品率下降。相应的检查工具称为设计规则检查工具(Design Rule Check, DRC)。第二类是指版图与原理图一致性比较的错误。在版图设计过程中可能出现电路连接性错误和电学性能上的错误，如短路、开路、悬空端和孤立节点、逻辑功能不正确、电路参数不正确等。检查此类错误的工具称为LVS工具，Layout Versus Schematic。在版图验证工具中有时会提到ERC（Electronic Rule Check）检查，一般来讲，ERC并不是一个单独的工具，它往往嵌在LVS工具中，因此，在本文中版图验证工具的描述以DRC和LVS为核心内容，ERC的内容将在LVS中体现。2.版图的DRC验证基本的DRC规则，尽管不同工具的DRC规则书写方式不同但它们都可以归纳为几类共同的规则，常见的几何设计规则有以下几类： 最小线条宽度（Width）1 最小间距（Space）包括同层和异层之间的距离。 2 内嵌最小距离（Intersected Internal） 3 最小露头尺寸(Intersected Outer)4 边长和面积等。图6- 28第五章 总结5.1设计历程转眼间，不知不觉已经到了六月份，经过几个月的奋斗，毕业设计渐渐进入尾声。虽然还有许多的不足之处，但是通过本次毕业设计我收获了了很多的东西，不仅仅有知识，还有老师谆谆的教诲，同学间一块奋斗的友谊。这将我以后在人生的职业路上一笔非常宝贵的财富和人生经历。现就本次设计做一总结。本次设计我们采用cadence软件设计平台 ，基于XiYue 3um 40V Bipolar Design Rule设计规则，对于低压基准电压源电路进行了版图设计与验证。其中建立了单独的器件单元的版图，包括NPN晶体管、PNP晶体管、二极管、基区电阻、发射区电阻、HSR电阻、电容等器件。在设计之初，我们要尽可能的搜集资料，了解我们即将设计的内容，并做好前期的规划并收集其他人的研究成果和形影的经验，从而可以少走很多弯路，避免很多的错误。而且还要有一套切实可行的实施计划，并且我们要预估方案的可行性，及早做出对策。在进行方案的设计过程中，我们要尽可能多的听取老师，其他同学的意见。因为前辈的经验是最为宝贵的财富，使他们在设计过程中对错误的总结。我们汲取这些经验可以让我们设计过程更加的顺畅。同时我们要掌握软件的快捷键，这样我们就能够很快的操作软件。最重要的一点是要注意随时的对自己已经完成的东西进行备份。我刚开始的时候不注意备份，当我完成设计的时候没有在管他，但是当我再次打开电脑的时候，却找不到了，估计是被人误删了。几个周的劳动成果就这样不翼而飞了。所以当我再一次的完成设计的时候，我就吸取这个教训，对每一个完成的部分进行备份。当我初步完成设计之后，对其进一步优化非常重要。初步设计的版图有很多的错误和不足，我们要进 DRC验证，以检查其中的设计错误。同时我们要不断地调整整个版图的布局，来优化整个金属连线，以确保整个布线的准确和最优。5.2版图设计经验技巧总结本次低压基准电压源电路的版图设计，即电路的版图设计，在保证面积和规则正确的前提下，采用了一系列的手段对版图进行了优化设计，从而保证整个版图设计的最优。 良好地版图单元布局版图设计的时候首先要做的的是规划一个比较好的布局，好的布局可以为后续的设计减少很多不必要的麻烦。其次要考虑器件之间的布线得方便，基本上一般都按照电路原理图的电路的基本走向进行布局布线。 元件的合并我们设计的时候要很好地考虑器件之间隔离岛的合并，NPN管集电极电位相同的可以放在同一个隔离区；PNP管基极电位相同的可以放在同一个隔离区；NPN管的集电极电位和PNP 管基极电位相同可以放在同一个隔离区；电阻工艺相同的可以放在同一个隔离区；电容面积较大可以灵活放置；二极管工艺相同可以放在通过一个隔离区。从而经量减少版图面积。 电阻的匹配问题电阻由于工艺的问题很难做到十分的精确，但是电阻相对的误差比较的小，因而我们要考虑电阻间的匹配问题。我们在设计过程中尽量避免画过大的电阻，因为大电阻误差比较大，十分的浪费面积。所以采用若干个小电阻的串联得到比较大电阻。 版图对称技术 在画PNP晶体管组成镜像电流源电路版图的时候，保证其版图的对称，这样来减少对将镜像流源电路性能产生影响。从而提高其精度。 面积优化 尽量以最小的尺寸绘制单元器件，从而提高整个电路的集成度降低成本。 一层金属布线 因为本次设计的低压基准电压源电路器件比较少，为了降低正个生产的成本，减少掩膜的数量，故仅采用一层金属进行模块之间的连接。 模块化设计 将电路进行分模块设计，分别进行DRC验证，然后在整体布线，从而降低修改查错的难度。 本次设计顺利的通过了验证，符合设计规范和要求。致 谢时光飞逝，转眼间我