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计算机组成原理 第五版 习题答案计算机组成原理 第五版 习题答案第一章1第二章3第三章14第四章19第五章21第六章27第七章31第八章34第九章361第一章1 模拟计算机的特点是数值由连续量来表示，运算过程也是连续的。数字计算机的主要特 点是按位运算，并且不连续地跳动计算。模拟计算机用电压表示数据，采用电压组合和 测量值的计算方式，盘上连线的控制方式，而数字计算机用数字 0 和 1 表示数据，采用 数字计数的计算方式，程序控制的控制方式。数字计算机与模拟计算机相比，精度高， 数据存储量大，逻辑判断能力强。2 数字计算机可分为专用计算机和通用计算机，是根据计算机的效率、速度、价格、运行 的经济性和适应性来划分的。3 科学计算、自动控制、测量和测试、信息处理、教育和卫生、家用电器、人工智能。4 主要设计思想是：采用存储程序的方式，编制好的程序和数据存放在同一存储器中，计 算机可以在无人干预的情况下自动完成逐条取出指令和执行指令的任务；在机器内部， 指令和数据均以二进制码表示,指令在存储器中按执行顺序存放。主要组成部分有：:运 算器、逻辑器、存储器、输入设备和输出设备。5 存储器所有存储单元的总数称为存储器的存储容量。每个存储单元都有编号，称为单元 地址。如果某字代表要处理的数据，称为数据字。如果某字为一条指令，称为指令字。6 计算机硬件可直接执行的每一个基本的算术运算或逻辑运算操作称为一条指令，而解算 某一问题的一串指令序列，称为程序。7 取指周期中从内存读出的信息流是指令流，而在执行器周期中从内存读出的信息流是数 据流。8 半导体存储器称为内存，存储容量更大的磁盘存储器和光盘存储器称为外存，内存和外 存共同用来保存二进制数据。运算器和控制器合在一起称为中央处理器，简称 CPU，它 用来控制计算机及进行算术逻辑运算。适配器是外围设备与主机联系的桥梁，它的作用 相当于一个转换器，使主机和外围设备并行协调地工作。9 计算机的系统软件包括系统程序和应用程序。系统程序用来简化程序设计，简化使用方 法，提高计算机的使用效率，发挥和扩大计算机的功能用用途；应用程序是用户利用计 算机来解决某些问题而编制的程序。10在早期的计算机中，人们是直接用机器语言来编写程序的，这种程序称为手编程序 或目的程序；后来，为了编写程序方便和提高使用效率，人们使用汇编语言来编写程序， 称为汇编程序；为了进一步实现程序自动化和便于程序交流，使不熟悉具体计算机的人 也能很方便地使用计算机，人们又创造了算法语言，用算法语言编写的程序称为源程序， 源程序通过编译系统产生编译程序，也可通过解释系统进行解释执行；随着计算机技术 的日益发展，人们又创造出操作系统；随着计算机在信息处理、情报检索及各种管理系 统中应用的发展，要求大量处理某些数据，建立和检索大量的表格，于是产生了数据库 管理系统。11第一级是微程序设计级，这是一个实在的硬件级，它由机器硬件直接执行微指令； 第二级是一般机器级，也称为机器语言级，它由程序解释机器指令系统；第三级是操作 系统级，它由操作系统实现；第四级是汇编语言级，它给程序人员提供一种符号形式语 言，以减少程序编写的复杂性；第五级是高级语言级，它是面向用户的，为方便用户编 写应用程序而设置的。用一系列的级来组成计算机的接口对于掌握计算机是如何组成的 提供了一种好的结构和体制，而且用这种分级的观点来设计计算机对保证产生一个良好 的系统结构也是很有帮助的。12因为任何操作可以由软件来实现，也可以由硬件来实现；任何指令的执行可以由硬 件完成，也可以由软件来完成。实现这种转化的媒介是软件与硬件的逻辑等价性。13计算机应用和应用计算机在概念上是不等价的。 计算机应用是计算机学科与其他学科相结合的交叉学科，是计算机学科的组成部分，分 为数值计算和非数值应用两大领域。 应用计算机是借助计算机为实现特定的信息系统功能的手段。在计算机系统的层次结构 中，应用计算机是多级计算机系统层次结构的最终目标，是高级语言级之上的服务层次。38第二章1（1） -35 =（100011）2-35原 = 10100011-35补 = 11011100-35反 = 11011101（2）127原01111111 127反01111111 127补01111111（3） -127 =（1111111）2-127原 = 11111111-127补 = 10000001-127反 = 10000000（4） -1 =（00000001）2-1原 = 10000001-1补 = 11111111-1反 = 111111102x补 = a0. a1a2a6解法一、（1） 若 a0 = 0, 则 x 0, 也满足 x -0.5此时 a1a6 可任意（2） 若 a0 = 1, 则 x -0.5, 需 a1 = 1即 a0 = 1, a1 = 1, a2a6 有一个不为 0解法二、-0.5 = -0.1(2) = -0.100000 = 1, 100000（1） 若 x = 0, 则 a0 = 0, a1a6 任意即可x补 = x = a0. a1a2a6（2） 若 x -0.5只需-x 0x补 = -x, 0.5补 = 01000000即-x补 01000000a0 * a1 * a2 a6 + 1 01000000a0 * a1 * a2 a6 11000000EsE1E8MsM21M0即 a0a1 = 11, a2a6 不全为 0 或至少有一个为 1（但不是“其余取 0”） 3字长 32 位浮点数，阶码 8 位，用移码表示，尾数 23 位，用补码表示，基为 2（1） 最大的数的二进制表示E = 11111111Ms = 0, M = 111（全 1）1 11111111 01111111111111111111111（2） 最小的二进制数E = 11111111Ms = 1, M = 000（全 0）1 11111111 1000000000000000000000（3） 规格化范围正最大E = 111， M = 111， Ms = 078 个22 个即： 22 -1 (1- 2-22 )正最小E = 000， M = 1000， Ms = 08 个21 个7-1即： 2-2 2负最大E = 000， M = 0111， Ms = 18 个21 个7-1-22（最接近 0 的负数）即： -2-2 (2+ 2)负最小E = 111， M = 000， Ms =18 个22 个7即： 22 -1 (-1)7规格化所表示的范围用集合表示为：-2712 1222-27 2 2-, 2 - (1- 2-) U 2 -1 (-1) , -27 (2-1 + 2-22 ) 4在 IEEE754 标准中，一个规格化的 32 位浮点数 x 的真值表示为：(-1)sX =（1.M）2-22E -127（1）27/64=0.011011=1.1011E= -2+127 = 125= 0111 1101S= 0M= 1011 0000 0000 0000 0000 000最后表示为：0 01111101 101100000000000000000002-2（2）-27/64=-0.011011=1.1011E= -2+127 = 125= 0111 1101S= 1M= 1011 0000 0000 0000 0000 000最后表示为：1 01111101 101100000000000000000005（1）用变形补码进行计算： x补=00 11011 y补=00 00011x补 =00 11011y补 =+ 00 00011 x+y补=00 11110结果没有溢出，x+y=11110(2) x补=00 11011 y补=11 01011x补 =00 11011y补 =+ 11 01011 x+y补=00 00110结果没有溢出，x+y=00110（3）x补=11 01010 y补=11 111111x补 =00 01010y补 =+ 00 11111x+y补=11 01001结果没有溢出，x+y=101116x-y补=x补+-y补（1）x补=00 11011-y补=00 11111x补 =00 11011-y补 =+ 00 11111x-y补=01 11010结果有正溢出，xy=11010（2）x补=00 10111-y补=11 00101x补 =00 10111-y补 =+ 11 00101x-y补=11 11100结果没有溢出，xy=00100（3）x补=00 11011-y补=00 10011x补 =00 11011-y补 =+ 00 10011x-y补=01 01110结果有正溢出，xy=100107（1） 用原码阵列乘法器：x原=0 11011 y原=1 11111因符号位单独考虑，|x|=11011 |y|=1111111011)1111111011110111101111011110111101000101xy原=1 1101000101用补码阵列乘法器：x补=0 11011 y补=1 00001乘积符号位为：1|x|=11011 |y|=1111111011)1111111011110111101111011110111101000101xy补=1 0010111011(2) 用原码阵列乘法器：x原=1 11111 y原=1 11011因符号位单独考虑，|x|=11111 |y|=1101111111)1101111111111110000011111111111101000101xy原=0 1101000101用补码阵列乘法器：x补=1 00001 y补=1 00101乘积符号位为：1|x|=11111 |y|=1101111111)1101111111111110000011111111111101000101xy补=0 11010001018(1) x原=x补=0 11000-y补=1 00001被除数 X0 11000+-|y|补1 00001-余数为负 1 11001 q0=0左移 1 10010+|y|补0 11111-余数为正 0 10001 q1=1左移 1 00010+-|y|补1 00001-余数为正 0 00011 q2=1左移 0 00110+-|y|补1 00001-余数为负 1 00111 q3=0左移 0 01110+|y|补0 11111-余数为负 1 01101 q4=0左移 0 11010+|y|补0 11111-余数为负 1 11001 q5=0+|y|补0 11111-余数 0 11000故 xy原=1.11000 即 xy= 0.11000余数为 0 11000(2)x补=0 01011-y补=1 00111被除数 X0 01011+-|y|补1 00111-余数为负 1 10010 q0=0左移 1 00100+|y|补0 11001-余数为负 1 11101 q1=0左移 1 11010+|y|补0 11001-余数为正 0 10011 q2=1左移 1 00110+-|y|补1 00111-余数为正 0 01101 q3=1左移 0 11010+-|y|补1 00111-余数为正 0 00001 q4=1左移 0 00010+-|y|补1 00111-余数为负 1 01001 q5=0+|y|补0 11001-余数 0 00010xy= 0.01110余数为 0 000109(1)x = 2-011*0.100101, y = 2-010*(-0.011110) x浮 = 11101,0.100101y浮 = 11110,-0.011110Ex-Ey = 11101+00010=11111x浮 = 11110,0.010010(1)x+y0 0. 0 1 0 0 1 0 (1)+1 1. 1 0 0 0 1 01 1. 1 1 0 1 0 0 (1)规格化处理:1.010010阶码11100x+y= 1.010010*2-4 = 2-4*-0.101110x-y0 0. 0 1 0 0 1 0 (1)+0 0. 0 1 1 1 1 00 0 1 1 0 0 0 0 (1)规格化处理:0.110000阶码 11110 x-y=2-2*0.110001(2) x = 2-101*(-0.010110), y = 2-100*0.010110 x浮= 11011,-0.010110y浮= 11100,0.010110Ex-Ey = 11011+00100 = 11111x浮= 11100,1.110101(0)x+y1 1. 1 1 0 1 0 1+0 0. 0 1 0 1 1 00 0. 0 0 1 0 1 1规格化处理:0.101100阶码 11010 x+y= 0.101100*2-6x-y1 1.1 1 0 1 0 1+1 1.1 0 1 0 1 01 1.0 1 1 1 1 1规格化处理:1.011111阶码11100 x-y=-0.100001*2-410(1) Ex = 0011, Mx = 0.110100 Ey = 0100, My = 0.100100 Ez = Ex+Ey = 0111Mx*My0. 1 1 0 1*0.1 0 0 10 1 1 0 10 0 0 0 00 0 0 0 00 1 1 0 10 0 0 0 00 0 1 1 1 0 1 0 1规格化：26*0.111011 (2)Ex = 1110,Mx = 0.011010Ey = 0011,My = 0.111100Ez = Ex-Ey = 1110+1101 = 1011 Mx补 = 00.011010My补 = 00.111100, -My补 = 11.0001000 0 0 1 1 0 1 0+-My1 1 0 0 0 1 0 01 1 0 1 1 1 1 001 0 1 1 1 1 0 0+My0 0 1 1 1 1 0 01 1 1 1 1 0 0 00.01 1 1 1 0 0 0 0+My0 0 1 1 1 1 0 00 0 1 0 1 1 0 00.010 1 0 1 1 0 0 0+-My1 1 0 0 0 1 0 00 0 0 1 1 1 0 00.0110 0 1 1 1 0 0 0+-My1 1 0 0 0 1 0 01 1 1 1 1 1 0 00.01101 1 1 1 1 0 0 0+My0 0 1 1 1 1 0 00 0 1 1 0 1 0 00.011010 1 1 0 1 0 0 0+-My1 1 0 00 1 0 00 0 1 0 1 10 00.0110111商 = 0.110110*2-6,余数=0.101100*2-64 位加法器如上图，Ci = Ai Bi + Ai Ci-1 + Bi Ci-1= Ai Bi + ( Ai + Bi )Ci-1= Ai Bi + ( Ai Bi )Ci-1(1)串行进位方式C2=G2+P2C1G2=A2B2P2=A2B2C3=G3+P3C2G3=A3B3P3=A3B3C4=G4+P4C3G4=A4B4P4=A4B4C1 = G1+P1C0其中：G1 = A1B1P1 = A1B1（A1B1 也对）(2)并行进位方式 C1 = G1+P1C0C2 = G2+P2G1+P2P1C0C3 = G3+P3G2+P3P2G1+P3P2P1C0C4 = G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C012(1)组成最低四位的 74181 进位输出为：C4 = Cn+4 = G+PCn = G+PC0， C0 为向第 0 位进位 其中，G = y3+y2x3+y1x2x3+y0x1x2x3，P = x0x1x2x3，所以C5 = y4+x4C4C6 = y5+x5C5 = y5+x5y4+x5x4C4(2)设标准门延迟时间为 T，“与或非”门延迟时间为 1.5T，则进位信号 C0，由最低位传 送至 C6 需经一个反相器、两级“与或非”门，故产生 C0 的最长延迟时间为T+2*1.5T = 4T(3)最长求和时间应从施加操作数到 ALU 算起：第一片 74181 有 3 级“与或非”门（产 生控制参数 x0, y0, Cn+4），第二、三片 74181 共 2 级反相器和 2 级“与或非”门（进 位链），第四片 74181 求和逻辑（1 级与或非门和 1 级半加器，设其延迟时间为 3T）， 故总的加法时间为：t0 = 3*1.5T+2T+2*1.5T+1.5T+3T = 14T13设余三码编码的两个运算数为 Xi 和 Yi，第一次用二进制加法求和运算的和数为 Si，进 位为 Ci+1，校正后所得的余三码和数为 Si，进位为 Ci+1，则有：Xi = Xi3Xi2Xi1Xi0 Yi = Yi3Yi2Yi1Yi0 Si = Si3Si2Si1Si0Ci+1si3si2si1si0十进校正FAFAFAFA+3Vsi3si2si1si0FAFAFAFA二进加法Xi3 Yi3Xi2 Yi2Xi1 Yi1Xi0 Yi0当 Ci+1 = 1 时，Si = Si+0011当 Ci+1 = 0 时，Si = Si+1101并产生 Ci+1根据以上分析，可画出余三码编码的十进制加法器单元电路如图所示。14 Si=AiBiCi+ AiBiCi+ AiBiCi+ AiBiCi图如下：Si1&AiBiCi15设计思想：电路由三部分构成：ALU 完成定点加减法运算和逻辑运算，专用的阵列乘 法器完成乘法运算，专用的阵列除法器完成除法操作。逻辑图可参考主教材图 2.7 和图 2.9。 16设计思想：因为有八种运算，所以控制信号采用三位，S0,S1,S2。加法和减法操作利用4 位补码加减法器完成；加 1 操作可以单独设计电路实现，也可以将被加数强制为1 利用 加减法器实现；传送操作可以利用加减法器实现，第二加数强制为 0；逻辑乘和取反操作可 设计单独的逻辑运算电路，用与门和反相器实现；取补电路单独设计，参见主教材图 2.6； 乘法操作可单独设计高速乘法器，电路参见主教材图 2.7。17. 设计思想：将 74181 的 S3S0 及 M 等五个控制信号缩减为 S2S0 三根信号，主教材 表 2.5（功能表中的算术运算和逻辑运算相应进行简化，去除冗余操作和可替代操作：000: 逻辑 0001: AB010: A+B011: AB100: A 加 B101: A 减 B 减 1110: A 加 A111: A其中，000011 为四种逻辑运算，100111 为四种算术运算。根据功能表可以很容易地设 计出简化的函数发生器。第三章1. (1) 220 * 32 = 4M字节81024K * 32(2)= 2 * 4 = 8片512K * 8(3)1 位地址作芯片选择2. (1)226 / 224 =4（块）(2) ( 224 / 222 )(64 位/8 位)=32（片）(3)主存共需 DRAM 芯片为：432=128 (片)每个内存条有 32 片 DRAM 芯片，容量为 16M64 位，需 24 根地址线(A23A0)完成内 存条内存储单元寻址。一共有 4 块内存条，采用 2 根高位地址线(A25A24)，通过 2：4 译 码器译码产生片选信号对各模块板进行选择。3. (1)根据题意，存储总容量为 64KB，故地址总线需 16 位。现使用 16K*8 位 DRAM 芯片， 共需 16 片。芯片本身地址线占 14 位，所以采用位并联与地址串联相结合的方法来组成整 个存储器，其组成逻辑图如图所示，其中使用一片 2：4 译码器。(2)根据已知条件，CPU 在 1us 内至少访存一次，而整个存储器的平均读/写周期为 0.5us， 如果采用集中刷新，有 64us 的死时间，肯定不行如果采用分散刷新，则每 1us 只能访存一次，也不行所以采用异步式刷新方式。假定 16K*1 位的 DRAM 芯片用 128*128 矩阵存储元构成，刷新时只对 128 行进行异步方 式刷新，则刷新间隔为 2ms/128 = 15.6us，可取刷新信号周期 15us。刷新一遍所用时间15us1281.92msCS3CS2CS1CS0A13A0D0D72：4 译码器A14A151024K * 324. (1)= 32片128K * 8(2)A0A16CPUD0D31A17A19Y1Y2Y3Y4Y5Y6Y7Y83:8译码器(3)如果选择一个行地址进行刷新，刷新地址为 A0-A8，因此这一行上的 2048 个存储元同 时进行刷新，即在 8ms 内进行 512 个周期。刷新方式可采用：在 8ms 中进行 512 次刷 新操作的集中刷新方式，或按 8ms/512 = 15.5us 刷新一次的异步刷新方式。5. 所设计的存储器单元数为 1M，字长为 32，故地址长度为 20 位（A19A0），所用芯片存储单元数为 256K，字长为 16 位，故占用的地址长度为 18 位（A17A0）。由此可用位并 联方式与地址串联方式相结合的方法组成组成整个存储器，共 8 片 RAM 芯片，并使用一 片 2：4 译码器。其存储器结构如图所示。A19Y0AY118Y2Y3CS 0 CS 3D31D16(高16位)CPU256k*16256k*16CS 0CS 0CS1W / RW / RCS1CS 2CS 2CS 3A17A16CS 3W / R6.（1）系统 16 位数据，所以数据寄存器 16 位（2）系统地址 128K217，所以地址寄存器 17 位（3） 共需要 8 片（4） 组成框图如下D15D0(低16位)CPU地址 寄存器32K*832K*832K*832K*832K*832K*832K*832K*8数据 寄存器CS3CS2CS1CS02:4译码器7.(1)组内地址用 A12A0A15A16CS0 CS3(2)小组译码器使用 3：8 译码器(3)RAM1RAM5 各用两片 8K*8 的芯片位并联连接ROMRAM1RAM2RAM3RAM4RAM50000H4000H6000H8000H A000H C000H E000HROMRAM8K*8RAM 8K*8RAM 8K*8RAM 8K*8A0A12RAM 8K*8CPURAM 8K*8RAM 8K*8RAM 8K*8RAM 8K*8D0D15RAM 8K*8A13A153:8译码器8.顺序存储器和交叉存储器连续读出 m = 8 个字的信息总量都是：q = 64 位*8 = 512 位顺序存储器和交叉存储器连续读出 8 个字所需的时间分别是：t1 = mT = 8*100ns = 8*10-7s2t = T + (m - 1)t = 100ns + 7 * 50ns = 450ns = 4.5 *10-7 ns顺序存储器和交叉存储器的带宽分别是：W1 = q / t1= 512 (8 *10-7 ) = 64 107 位 / sW2 = q / t2= 512 (4.5 *10-7 ) = 113.8 107 位 / s9. cache 的命中率H =N cN c + N m=2420= 0.9682420 + 80r = TmTccache/主存系统效率 e 为= 240 = 640e =1r + (1 - r)H*100% =16 + (1 - 6) * 0.968*100% = 86.2%平均访问时间 Ta 为T = Tcae=40ns 0.862ns= 46.4ns10. h*tc+(1-h)*tm = tah = ta - tmtc - tm= 50 - 200 = 93.75%40 - 20011.设取指周期为 T，总线传送周期为，指令执行时间为 t0 (1)t = (T+5+6t0)*80 = 80T+400+480 t0(2) t = (T+7+8t0)*60 = 60T+420+480 t0故不相等。12.D第四章1.不合理。指令最好半字长或单字长，设 16 位比较合适。2.70 条指令，所以操作码至少为 7 位。 双操作数指令格式可以为：71212单操作数指令格式可以为：725无操作数指令格式可以为：73.(1)RR 型指令 (2)寄存器寻址 (3)单字长二地址指令(4)操作码字段 OP 可以指定 26=64 种操作4.(1)双字长二地址指令，用于访问存储器。操作码字段可指定 64 种操作。(2)RS 型指令，一个操作数在通用寄存器（共 16 个），另一个操作数在主存中。(3)有效地址可通过变址寻址求得，即有效地址等于变址寄存器（共 16 个）内容加上位移 量。5.(1)双操作数指令 (2)23=8 种寻址方式(3)24=16 种操作6.(1)直接寻址方式 (2)相对寻址方式 (3)变址寻址方式 (4)基址寻址方式 (5)间接寻址方式 (6)基址间接寻址方式7.40 条指令至少需要操作码字段 6 位，所以剩下的长度为 26 位。主存的容量为 64M 字，则 设寻址模式（X）2 位，格式如下：3126 25 24 230OPXDX= 0 0 直接寻址 有效地址 E=DX= 0 1 立即寻址 D 字段为立即数X= 1 0 变址寻址 有效地址 E= (RX)D （可寻址 64M 个存储单元）X= 1 1 相对寻址 有效地址 E=（PC）D （可寻址 64M 个存储单元）其中 RX 为变址寄存器（32 位），PC 为程序计数器（32 位）。在相对寻址时，位移量 D可正可负。8.(1)50 种操作码占 6 位，4 种寻址方式占 2 位。以单地址指令为例：OP（6）X（2）D（24）X = 00寄存器寻址方式。D 字段实际使用 4 比特选择 16 个通用寄存器。X = 01寄存器间接寻址方式。D 字段实际使用 4 比特选择 16 个通用寄存器。E= (RX)。 X = 10立即寻址方式。D 字段给出 24 位立即数。X = 11直接寻址方式。D 字段给出 24 位内存地址。E = D。(2) 寻址模式字段变成 3 位，可以支持更多的寻址方式。可增加相对寻址方式，其有效地 址 E = PC+D；还可使用内存间接寻址，此时有效地址 E = （D）。9. 16 个通用寄存器占 4 位，64 种操作占 6 位，剩下 22 位用于存储器地址，OP（6）R（4）D（22）采用 R 为基址寄存器寻址，地址（R）D 当基址最大，D 也是最大的时候，寻址能力最大 而寄存器是 32 位的，故最大存储空间是 232222 = 4GB4MB。10. 表 4.9 的指令数为 29，则指令的操作码至少为 5 位。设这些指令支持立即寻址、寄存器 寻址、直接寻址、堆栈寻址、相对寻址、内存间接寻址、寄存器间接寻址、变址寻址、 基址寻址等 9 种寻址方式。并设计算机字长为 32 位：64848OP目标寻址方式目标操作数源寻址方式源操作数11.C12.(1)寄存器 (2)寄存器间接 (3)立即(4)直接 (5)相对、基址、变址第五章1. （1）IR、(2)AR、(3)DR、通用寄存器2. STOR1，(R2)PC-ARPC0, G, ARiM-DRDR-IRR/W =R DR0, G, ARiR2-ARR1-DRR20, G, ARi R10, G, DRiDR-MR/W =W3. LAD(R3), R0PC-ARM-DRDR-IRR3-ARM-DRR30, G, ARiDR-R0R/W =R DR0, G, R0i4.T1T2T3T4T5SETDQQCLRSETDQQCLRC1C2RSETDQQCLRSETDQQCLRC3C4+5V23fSETQQCLRCLRCDS5脉冲 时钟源f5.节拍脉冲 T1，T2，T3 的宽度实际上等于时钟脉冲的周期或是它的倍数。此处 T1 = T2 = 200ns,1T3 = 400ns，所以主脉冲源的频率应为 f= 5MHz 。T为了消除节拍脉冲上的毛刺，环形脉冲发生器采用移位寄存器形式。图中画出了题目要求 的逻辑电路图与时序信号关系图。根据时序信号关系，T1，T2，T3 三个节拍脉冲的逻辑表 达式如下：T1 = C1 * C2T2 = C2T3 = T1T1 用与门实现，T2 和 T3 则用 C2 的 Q 端和 C1 的 Q 端加非门实现，其目的在于保持信号输 出时延时间的一致性并与环形脉冲发生器隔离。T3T2T1QQQQQQRSETDCLRSETDCLRSETDCLRC1C2C3+5V23fSETQQCLRCLRCDS4脉冲 时钟源f123456fC4 C1 C2 C3 T1 T2T36. (80 * 3 + 1) * 32 = 964字节87. M = GS3 = H+D+FS2 = A+B+H+D+E+F+G S1 = A+B+F+GC = H+D+Ey+Fy+G8. 经分析，（d, i, j）和（e, f, h）可分别组成两个小组或两个字段，然后进行译码，可得六 个微命令信号，剩下的 a, b, c, g 四个微命令信号可进行直接控制，其整个控制字段组成如 下：* * * * * *a b c g01d 01e 10 i10 f11 j11 h9. P1 = 1，按 IR6、IR5 转移P2 = 1，按进位 C 转移 微地址转移逻辑图：A8A7A6QQQQQQSC1C2C3DDDT2AR8AR7AR6(1)IR6IR5T4PP(2)IR410. (1)将 C，D 两个暂存器直接接到 ALU 的 A，B 两个输入端上。与此同时，除 C，D 外， 其余 7 个寄存器都双向接到单总线上。移位器IRR0MDR1ALU+1PCRAB+1MC R2D R3MAR(2)MMDRIR,PC+1取指测试R1MDRMMDRCR2MDRMMDRDC+DMDRMDRM,R2DD+1R2PCMAR取源操作数取目的操作数加 存回 修改送回继指令地址11. (1)假设判别测试字段中每一位作为一个判别标志，那么由于有 4 个转移条件，故该字段为 4 位。下地址字段为 9 位，因为控存容量为 512 单元。微命令字段则是（48-4-9）=35 位。(2)对应上述微指令格式的微程序控制器逻辑框图如图所示。其中微地址寄存器对应下地 址字，P 字段即为判别测试字段，控制字段即为微命令字段，后两部分组成微指令寄 存器。地址转移逻辑的输入是指令寄存器的 OP 码、各种状态条件以及判别测试字段 所给的判别标志（某一位为 1），其输出修改微地址寄存器的适当位数，从而实现微 程序的分支转移。就是说，此处微指令的后继地址采用断定方式。指令寄存器IROP状态条件地址译码控制存储器微地址寄存器地址转移 逻辑微命令信号P字段控制字段12. (1) 流水 线的操 作周 期应按 各步 操作的 最大 时间来 考虑 ，即流 水线 时钟周 期性 t = maxt i = 100ns(2)遇到数据相关时，就停顿第 2 条指令的执行，直到前面指令的结果已经产生，因此至少需要延迟 2 个时钟周期。(3)如果在硬件设计上加以改进，如采用专用通路技术，就可使流水线不发生停顿。13. (1)空间SWB MEM EX1 2 3 4 515 16 17 18 19 201 23 4 5201 23 4 520ID1 23 4 5 20IF1 23 4 5201 23 4 5200 t1 t2 t3 t4 t5 t6 t7 t8 t9t19 t20时间T(2) H =n(K + n - 1)t=20(5 + 20 - 1) *100 *10-9= 8.33 *106 条 / 秒(3) S = TsTp=ntK(K + n - 1)t=20 * 520 + 5 - 1= 4.1714.空间SWB EX ID IFI1I2I1I2I1I2I1I2非 流 水 线 时时间T 间1 2 3 4 5 6 7 8图空间SWBI1 I2流I3 I4 I5水EXIDIF I1I1 I2I1 I2 I3 I2 I3 I4I3 I4 I5I4 I5 I5线 时时间T 间 图1 2 3 4 5 6 7 8如上两图所示，执行相同的指令，在 8 个单位时间内，流水计算机完成 5 条指令，而非流水计算机只完成 2 条，显然，流水计算机比非流水计算机有更高的吞吐量。15. 证：设 n 条指令，K 级流水，每次流水时间 则用流水实现Tp = K+(n1) Hp = nTp非流水实现Ts = KnHs = nTsnHp = Tp= Ts=Knt=Kn=K Hsn TsTpKt + (n -1)tK + n - 1K - 1 + 1nn-时， n=1 时，Hp - HsHp = 1 ， 则可见 n1 时 TsTp，故流水线有更高吞吐量Hs16.(1)写后读RAW(2)读后写WAR (3)写后写WAW17.(1)译码段I1I2I2I3I4I5I6I6执行段I1I2I2 I4I3I5I4I3I6I3I6写回段I1I2I 3I4I5I6取/存 加法器 乘法器(2)I1FI2FDEWDEEWI3FI4FDEEEWDEEWI5FDEWI6FDEEW第六章1. 单总线结构：它是一组总线连接整个计算机系统的各大功能部件，各大部件之间的所有 的信息传送都通过这组总线。其结构如图所示。单总线的优点是允许 I/O 设备之间或 I/O 设备与内存之间直接交换信息，只需 CPU 分配总线使用权，不需要 CPU 干预信息的交换。 所以总线资源是由各大功能部件分时共享的。单总线的缺点是由于全部系统部件都连接在 一组总线上，所以总线的负载很重，可能使其吞量达到饱和甚至不能胜任的程度。故多为 小型机和微型机采用。系统总线CPU内存设备接口设备接 口多总线结构： 多总线系统结构是通过桥，CPU 总线，系统总线和高速总线彼此相连，各 大部件的信息传送不是只通过系统总线；体现了高速，中速，低速设备连接到不同的总线 上同时进行工作，以提高总线的效率和吞吐量，而且处理器结构的变化不影响高速总线。2. (1)简化了硬件的设计。从硬件的角度看，面向总线是由总线接口代替了专门的 I/O 接口， 由总线规范给出了传输线和信号的规定，并对存储器、I/O 设备和 CPU 如何挂在总线上 都作了具体的规定，所以，面向总线的微型计算机设计只要按照这些规定制作 CPU 插 件、存储器插件以及 I/O 插件等，将它们连入总线即可工作，而不必考虑总线的详细操 作。(2)简化了系统结构。整个系统结构清晰，连线少，底板连线可以印刷化。 (3)系
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