触发器实验报告

实验 3 触发器及其应用一、实验目的1、掌握基本RS、 JK、 D 和 T 触发器的逻辑功能2、掌握集成触发器的逻辑功能及使用方法3、熟悉触发器之间相互转换的方法二、实验原理触发器具有两个稳定状态，用以表示逻辑状态“ 1”和“ 0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路的最基本逻辑单元。1、基本 RS 触发器图 5 8 1 为由两个与非门交叉耦合构成的基本RS 触发器，它是无时钟控制低电平直接触发的触发器。基本RS 触发器具有置“ 0”、置“ 1”和“保持”三种功能。通常称S为置“ 1”端，因为 S 0（ R 1）时触发器被置“1”； R为置“ 0”端，因为 R 0（ S 1）时触发器被置“0”，当 S R 1 时状态保持；S R 0 时，触发器状态不定，应避免此种情况发生，表58 1 为基本 RS 触发器的功能表。基本 RS 触发器。也可以用两个“或非门”组成，此时为高电平触发有效。表 581输入输出SRQn+1Qn+10110100111QnQn00图 581 基本 RS 触发器2、 JK 触发器在输入信号为双端的情况下， JK 触发器是功能完善、使用灵活和通用性较强的一种触发器。本实验采用 74LS112 双 JK 触发器，是下降边沿触发的边沿触发器。引脚功能及逻辑符号如图 5 8 2 所示。JK 触发器的状态方程为Qn+1 JQn KQnJ 和 K 是数据输入端，是触发器状态更新的依据，若J、K 有两个或两个以上输入端时，组.成“与” 的关系。 Q与 Q 为两个互补输出端。通常把Q 0、 Q 1 的状态定为触发器“ 0”状态；而把Q 1， Q 0 定为“ 1”状态。图 5 8 274LS112 双 JK 触发器引脚排列及逻辑符号下降沿触发JK 触发器的功能如表5 8 2表 58 2输入输出SDCPJKQn+1n+1DQR01101001001100QnQn1110101101011111QnQn11QnQn注：任意态 高到低电平跳变低到高电平跳变Qn（ Qn ）现态Qn+1 （ Qn+1 ）次态 不定态JK 触发器常被用作缓冲存储器，移位寄存器和计数器。3、 D 触发器在输入信号为单端的情况下，D 触发器用起来最为方便，其状态方程为n+1nQ D ，其输出状态的更新发生在 CP 脉冲的上升沿， 故又称为上升沿触发的边沿触发器，触发器的状态只取决于时钟到来前D 端的状态， D 触发器的应用很广，可用作数字信号的寄存，移位寄存，分频和波形发生等。有很多种型号可供各种用途的需要而选用。如双 D 74LS74、四 D 74LS175 、六 D 74LS174 等。图 58 3 为双 D 74LS74 的引脚排列及逻辑符号。功能如表58 3。.图 58 374LS74 引脚排列及逻辑符号表 58 3表 584输入输出输入输出n 1SDCPDQn 1Qn1SDR DCPTQDR0110011100110000110Qn11110111Qn1100111nQnQ4、触发器之间的相互转换在集成触发器的产品中，每一种触发器都有自己固定的逻辑功能。但可以利用转换的方法获得具有其它功能的触发器。例如将JK 触发器的J、 k 两端连在一起，并认它为T 端，就得到所需的T 触发器。如图5 8 4(a)所示，其状态方程为：Qn+1 T Qn T Qn(a) T 触发器(b) T触发器图 5 8 4 JK 触发器转换为 T、 T触发器 T 触发器的功能如表 5 8 4。由功能表可见，当T 0 时，时钟脉冲作用后，其状态保持不变；当T 1 时，时钟脉冲作用后，触发器状态翻转。所以，若将T 触发器的T 端置“ 1”，如图 5 8 4(b)所示，即得 T触发器。在 T 触发器的 CP 端每来一个 CP 脉冲信号，触发器的状态就翻转一次，故称之为反转触发器，广泛用于计数电路中。同样，若将D 触发器Q 端与 D 端相连，便转换成T触发器。如图5 85 所示。JK 触发器也可转换为D 触发器，如图5 8 6。.图 58 5D 转成 T图 586JK 转成 D5、 CMOS 触发器（1） CMOS 边沿型 D 触发器CC4013 是由 CMOS 传输门构成的边沿型 D 触发器。它是上升沿触发的双 D 触发器，表 5 8 5 为其功能表，图 5 8 7 为引脚排列。表 585输入输出SRCPDQn 1101010110011图 58 7双上升沿 D 触发器000000Qn（ 2） CMOS 边沿型 JK 触发器CC4027 是由 CMOS 传输门构成的边沿型 JK 触发器，它是上升沿触发的双 JK 触发器，表 5 8 6 为其功能表，图 58 8 为引脚排列。表 5 86输入输出SDRDCPJKn 1Q101010110000Qn001010001图 58 8双上升沿 J K 触发器00011Qn00QnCMOS 触发器的直接置位、复位输入端S 和 R 是高电平有效，当S 1（或 R 1）时，触发器将不受其它输入端所处状态的影响，使触发器直接接置1（或置 0）。但直接置位、复.位输入端S 和 R 必须遵守RS 0 的约束条件。CMOS 触发器在按逻辑功能工作时，S 和 R必须均置0。三、实验设备与器件1、 5V 直流电源2、双踪示波器3、连续脉冲源4、单次脉冲源5、逻辑电平开关6、逻辑电平显示器7、 CC4027CC401174LS74四、实验内容1、测试基本RS 触发器的逻辑功能按图 5 8 1，用两个与非门组成基本RS 触发器，输入端R 、 S接逻辑开关的输出插口，输出端Q、 Q接逻辑电平显示输入插口，按表5 8 7 要求测试，记录之。表 587RSQQ11 0100 1101010101010011由实验内容做实验得：按图 5-8-1 ，用两个与非门组成基本RS 触发器输入端，按表5-8-7 测试，结果能够正确反映表 5-8-1 ，为电平触发。2、测试双JK 触发器 CC4027 逻辑功能(1) 测试 RD 、 SD 的复位、置位功能任取一只 JK 触发器， RD 、SD、J、K 端接逻辑开关输出插口，CP 端接单次脉冲源，Q、Q端接至逻辑电平显示输入插口。要求改变RD ， SD（ J、 K 、 CP 处于任意状态） ，并在RD1（ SD 0）或 SD 1（ RD 0）作用期间任意改变J、 K 及 CP 的状态，观察Q、 Q状态。自拟表格并记录之。(2) 测试 JK 触发器的逻辑功能按表 5 8 8 的要求改变 J、K 、CP 端状态，观察 Q、 Q状态变化，观察触发器状态更新是否发生在 CP 脉冲的下降沿（即 CP 由 1 0），记录之。(3) 将 JK 触发器的J、K 端连在一起，构成T 触发器。在 CP 端输入 1HZ 连续脉冲，观察 Q 端的变化。表 588Qn1JKCPQn 0Qn101010010010100011001100111.CP、CPA ；CP、CPB1 00110 1101011 0由实验内容做实验得：（ 1）测试 RD SD 的复位、置位功能当 RD 0（ SD 1），任意改变 J、 K 及 CP 状态， Q=0 Q =1 ；当 SD 0（ RD 1），任意改变 J、 K 及 CP 状态， Q=1 Q =0 ；（ 2）测试 JK 触发器逻辑功能按表 5-8-8 要求测试并记录，触发器上升沿有效。（ 3）连接 JK 触发器的 J、 K 端构成 T 触发器，在CP 端输入 1HZ 脉冲当 T=1 ， Q 端频率为输入信号的一半；T=0 ，Q 端保持原来状态。3、测试双D 触发器 74LS74 的逻辑功能(1) 测试 R D 、 SD 的复位、置位功能测试方法同实验内容2、1) ，自拟表格记录。(2) 测试 D 触发器的逻辑功能按表 5 8 9 要求进行测试， 并观察触发器状态更新是否发生在CP 脉冲的上升沿 （即由 0 1），记录之。表 589n 1DCPQQn 0Qn 1001001001101111001(3) 将 D 触发器的 Q端与 D 端相连接，构成 T 触发器。测试方法同实验内容2、3），记录之。4、双相时钟脉冲电路用 JK 触发器及与非门构成的双相时钟脉冲电路如图5 8 9 所示，此电路是用来将时钟脉冲 CP 转换成两相时钟脉冲CPA 及 CPB ，其频率相同、相位不同。分析电路工作原理， 并按图 5 8 9 接线，用双踪示波器同时观察及 CPA 、 CPB 波形，并描绘之。.图 5 8 9双相时钟脉冲电路由实验内容做实验得：（ 1）测试 RD SD 的复位、置位功能当 RD 0（ SD 1），任意改变 D 及 CP 状态， Q=0 Q =1；当 SD 0（ RD 1），任意改变 D 及 CP 状态， Q=1 Q =0；（ 2）测试 D 触发器的逻辑功能按表 5-8-9 要求测试并记录，触发方式为上升沿触发。（ 3）将 D 触发器的将D 触发器的 Q端与 D 端相连接，构成T触发器，在CP 端输入1HZ 连续脉冲， Q 端频率为输入信号的一半。双相时钟脉冲电路，该电路如下：CPA= CP.Q = CP.Q由下图还可得 ：fCPA =f CPB = 1/2f CPCP = CP.Q =CP.Q=f QBQ*=JQ+ K Q CPA - CPB =180 = J=QK=QQ*=Q Q+QQ=Q所以 CPACPB 的波形图如下：.CP：Q：Q：CPA：CPB：五、实验心得1、本次实验中，老师认真负责，我更好的提高了自己的手动操作能力。对触发器的原理和存储过程有了更深一层次的理解。.