第5章集成锁相环路ppt课件

锁相技术第5章 集成锁相环路第第5章章 集成锁相环路集成锁相环路第第1节节 概述概述第第2节节 集成鉴相器集成鉴相器第第3节节 集成压控振荡器集成压控振荡器第第4节节 通用单片集成锁相环通用单片集成锁相环第第5节节 集成频率合成器集成频率合成器锁相技术第5章 集成锁相环路第第1节节 概述概述 1. 集成锁相环路的特点锁相环是一个相位反馈控制系统，最大特点是可以不用电感线圈，实现对输入信号频率和相位的自动跟踪。 2. 锁相集成电路的分类锁相集成电路种类很多。按电路程式可分为模拟式与数字式两大类。 锁相技术第5章 集成锁相环路 3. 工艺特点锁相集成电路的工艺比较复杂，涉及的工艺种类较多。一般来说，模拟型以线性集成电路为主，而且几乎都是双极性的。数字型是用逻辑电路构成的，以TTL(包括HTTL、LSTTL、STTL等)电路为主。 锁相技术第5章 集成锁相环路表5-1 锁相集成电路分类 锁相技术第5章 集成锁相环路表5-2 锁相集成电路工艺特点 锁相技术第5章 集成锁相环路第第2节节 集成鉴相器集成鉴相器 一、模拟乘法器 用模拟乘法器作鉴相器，便于集成化，它在单片模拟集成锁相环中广泛采用。目前许多技术可以完成相乘作用，但在集成化模拟乘法器中运用最普遍的是所谓“可变跨导”法。 若V1V4特性完全一致，同时设1122( )sin()( )( )coseu tUtu tu tt(5-1) (5-2) 锁相技术第5章 集成锁相环路 则分析表明： (1)当u1(t)、u2(t)均为高电平时，有222( )23(2)22ReedReeUuuU(5-3)锁相技术第5章 集成锁相环路 图5-1 平衡模拟乘法器原理图锁相技术第5章 集成锁相环路图5-2 模拟乘法器三角形鉴相特性 锁相技术第5章 集成锁相环路 乘法器具有三角形鉴相特性，如图5-2所示。误差电压最大值为+UR，最小值为-UR，鉴相特性斜率为 2RdUK (5-4) (2)当u1(t)为低电平，u2(t)为高电平时，有1( )sinRdeU UutkTq(5-5) 锁相技术第5章 集成锁相环路 (3)当u1(t)、u2(t)均为低电平时 122( )sin28()RdeU UUutkTq(5-6)分析表明，当u1(t)为低电平，u2(t)为高电平时，有12( )sinRdeU UutkTq(5-7)锁相技术第5章 集成锁相环路 还必须指出，在图5-1、图5-3所示的模拟乘法器中，输入信号u1(t)和u2(t)正、负极性都可以，因此实现了四个象限的工作。 图 5 - 4 示 出 了 国 产 模 拟 乘 法 器 F 1 4 9 6 1596(MC14961596)的实际线路。除用晶体管V7和V8组成了差动放大器V3、V4的恒流源外，其它与图5-3完全相同。最高工作频率达10MHz，电源电压范围15V，载波泄漏低于-50dB，共模抑制比高达-85dB。锁相技术第5章 集成锁相环路图5-3 双平衡模拟乘法器原理图锁相技术第5章 集成锁相环路图5-4 F14961596模拟乘法器锁相技术第5章 集成锁相环路 为了克服这个缺点，并扩大u1(t)的输入线性动态范围，目前又出现了新的改进电路，如图5-5所示。在这种电路中，输入信号u1(t)先经过V7、V8后，再送入双差动电路。这时，(5-7)式中的U1被二极管VD1和VD2的正向压降之差1212DoekTqUUI R 所代替。由于UD与温度有关，将UD代入(5-7)式，可把关于温度T的因子消去，得1214( )sinRdeOeU UutIR(5-8) 锁相技术第5章 集成锁相环路图5-5 改进后的双平衡模拟乘法器锁相技术第5章 集成锁相环路 电路采用了复合差动输入级V1、V2、V3、V4和V9、V10、V14、V15，以提高输入电阻、减小偏流和扩大差模输入电压范围。其它部分与图5-5完全相同。最高工作频率达100MHz，电压范围为15V，线性度优于2。锁相技术第5章 集成锁相环路图5-6 F14951595模拟乘法器 锁相技术第5章 集成锁相环路图5-7 XR-2208方框图锁相技术第5章 集成锁相环路 缓冲放大器可将小信号3dB带宽扩展到8MHz，互导带宽扩展到100MHz。根据本电路的特定设计，负载电阻在电路中已做好，所以1、2端差动输出的电压可写成121225( )( )( )deeutu t u tR R(5-9) 锁相技术第5章 集成锁相环路图5-8 XR-2208原理电路图锁相技术第5章 集成锁相环路 二、数字式鉴频鉴相器 数字式鉴频鉴相器是用脉冲后沿触发来进行工作的，属边沿触发型电路。它不仅有鉴相功能，而且还有鉴频功能。国产T4044(MC4044)，E12040(MC12040)和5G4046（CD4046）中的PD-就是这类鉴频鉴相器的典型例子。 图5-9境隽薚4044数字式鉴频鉴相器电路。它主要由数字比相器(9个与非门)、电荷泵(V1V7)和一个作为LF用的放大器(达林顿电路)三部分组成。 图5-10示出了同频鉴相时的工作波形。 锁相技术第5章 集成锁相环路图5-9 T4044数字式鉴频鉴相器电路锁相技术第5章 集成锁相环路 图5-10 T4044同频鉴相波形(a)R与V同相；(b)R滞后V；(c)R超前V锁相技术第5章 集成锁相环路 当环路存在频差时，通过比相器和电荷泵的共同作用，有一数?值上接近Udm的正向或负向阶跃电压加到达林顿电路的输入端，使它输出的直流控制电压迅速地向最小或最大值跳变，从而控制VCO的频率迅速地向减小频差的方向变化，故电 其理想鉴频特性如图5-13所示。 1.51.5( 22 )22dmdedeedmdUuKUK(5-10)(5-11) 锁相技术第5章 集成锁相环路图5-11 T4044的鉴相特性锁相技术第5章 集成锁相环路图5-12 T4044的鉴频波形锁相技术第5章 集成锁相环路 这种鉴频-鉴相器，性能优越，获得了广泛的使用。这种电路主要适用于频率高的情况，最高工作频率达8MHz，5V供电，不过它的输出幅度较小,鉴相灵敏度低。为了避免这些缺点，又发展了一种采用CMOS电路的数字比相器，如图5-14所示。此电路的电源电压运用范围宽，功耗小,而工作频率低。锁相技术第5章 集成锁相环路图5-13 T4044的鉴频特性锁相技术第5章 集成锁相环路图5-14 CMOS数字比相器锁相技术第5章 集成锁相环路 三、门鉴相器 门鉴相器是一种电平触发型数字鉴相器。以或门和异或门鉴相器为代表，它们对两个比相脉冲的占空比都有一定的要求。 图5-15示出了或门鉴相器的原理图、工作波形与真值表。假设u1(t)、u2(t)两个方波的周期相同，相差为e，且空度比为1 1，析可得输出平均误差电压为(1)(0)2( )(3)(02 )2dmeeddmeeUutU(5-12)锁相技术第5章 集成锁相环路锁相技术第5章 集成锁相环路锁相技术第5章 集成锁相环路 图5-17示出了异或门鉴相器的原理图、工作波形与真值表。若输入方波信号的条件与前面相同，分析可得输出平均误差电压为2dmdUK (5-13)(0)( )(2)(02 )edmededmeUutU(5-14)锁相技术第5章 集成锁相环路 将(5-14)式示于图5-18。由图可见，异或门鉴相器同样具有三角形鉴相特性，其鉴相特性斜率为 dmdUK (5-15) 锁相技术第5章 集成锁相环路 图5-17 异或门鉴相器 (a)原理图；(b)波形；(c)真值表锁相技术第5章 集成锁相环路图5-18 异或门鉴相器鉴相特性锁相技术第5章 集成锁相环路第第3节节 集成压控振荡器集成压控振荡器 一、积分-施密特触发电路型压控振荡器 振荡器原理图图5-19示出了一个积分-施密特触发型压控振荡器原理图。电路由恒流源(IO)、积分器(V1、V2、V3、VD1、VD2和CT)和施密特触发器组成。 锁相技术第5章 集成锁相环路02121214()2()2()moTTocmoTIg ufG UUG UUK ugKG UU(5-16) (5-17) 式中gm为恒流源跨导； 锁相技术第5章 集成锁相环路图5-19 积分-施密特触发型压控振荡器原理图锁相技术第5章 集成锁相环路 图5-20 SL566的实际电路 锁相技术第5章 集成锁相环路 图5-21示出了同时能输出三角波、方波和正弦波的单片集成压控波形发生器5G8038的方框图。它由两个电流源、两个电压比较器、一个触发器、一个方波输出缓冲器(缓冲)、一个三角波输出缓冲器(缓冲)和一个正弦波变换电路组成。 锁相技术第5章 集成锁相环路 图5-21 5G8038方框图锁相技术第5章 集成锁相环路 输出波形的频率为0001Hz300kHz，频率的变化由外接的定时电阻和定时电容决定。频率可根据下式计算：15(1)32BATABfRR CRR(5-18) 若RA=RB=RT，则 0.3TTfR C(5-19) 若两个定时电阻合并成一个时，则频率变为0.15TTfR C(5-20) 锁相技术第5章 集成锁相环路 选择不同的定时电容和电阻，可使工作频率覆盖001Hz1MHz以上。根据本电路的特殊设计，振荡频率的近似计算式为1TTfR C(5-21) 锁相技术第5章 集成锁相环路锁相技术第5章 集成锁相环路 二、射极耦合多谐振荡器型压控振荡器 图5-23示出了射极耦合压控多谐振荡器的原理电路的各点波形图。图中交叉耦合的晶体管V1、V2组成正反馈级，并分别接受有电压uc控制的恒流源IO1、IO2(通常选择IO1=IO2=IO）。 444omcooTDTDmoTDIg ufK uC UC UgKC U 式中gm为压控恒流源的跨导；(5-22) (5-23)锁相技术第5章 集成锁相环路图5-23 射极耦合压控多谐振荡器 (a)原理电路；(b)各点波形锁相技术第5章 集成锁相环路图5-24 MC1658的实际电路锁相技术第5章 集成锁相环路 三、LC负阻型压控振荡器 图5-25示出了一个宜于单片集成的变容管调谐的LC压控振荡器原理图。电路由变容管电容CD、振荡回路LCs、发射极耦合电路V1、V2和恒流源IO组成。V2基极与V1集电极之间接成正反馈级。当出现扰动,在回路中形成10端电压uc1升高,口端电压ub1下降,因为ub2=uc1,随之引起:uc1ub2Ie2Ie1Ic1。1221bbeeuuuu锁相技术第5章 集成锁相环路 反之亦然。可见V1呈现一负阻并接在振荡回路两端，所以这种振荡器是一个负阻振荡器。分析可得振荡频率为?12()DsfL CC(5-24) 式中Cs为外接回路电容（包括晶体管输入电容和寄生电容）； CD为变容二极管的电容0(1)DDpCCuu(5-25) 锁相技术第5章 集成锁相环路 将(5-25)式代入(5-24)式，可得0(1)2(1)DDsuufuLCLCu(5-26) 可见，fuD关系不是线性的。由(5-25)或(5-26)式所决定的CDuD关系和fuD关系示于图5-26。回路电感L由下式决定： 2222maxminminmax1144LfCfC （5-27） 锁相技术第5章 集成锁相环路 式中Cmin和Cmax分别为回路的最小和最大总电容。 压控振荡器的控制灵敏度Ko在工程上可用下式近似求得：maxminmaxmin2 ()(/)oDDffKrad s Vuu（5-28） 锁相技术第5章 集成锁相环路图5-25 LC负阻压控振荡器原理图锁相技术第5章 集成锁相环路图5-26 CDuD和fuD关系曲线锁相技术第5章 集成锁相环路图5-27 E1648实际电路图锁相技术第5章 集成锁相环路 四、数字门电路型压控振荡器 用数字门电路组成压控振荡器的形式很多。压控振荡器既可以用MOS、CMOS门电路，也可以用TTL（STTL，LSTTL）等门电路来构成。本节只介绍用CMOS门电路构成的压控振荡器。 图5-28示出了一个CMOS数字门电路型压控振荡器的原理图。 锁相技术第5章 集成锁相环路图5-28 CMOS数字门电路型压控振荡器原理图锁相技术第5章 集成锁相环路 可得振荡频率为 由于IO受控于uc，故f亦随uc变化，起到了压控振荡器的作用。 国产典型的CMOS数字集成锁相环5G4046(J691、CD4046)中的VCO就是采用这种电路，实际线路如图5-29所示。 8oTIfC(5-29)锁相技术第5章 集成锁相环路图5-29 5G4046（J691、CD4046）中的VCO实际线路锁相技术第5章 集成锁相环路 当N1栅极加上控制电压uc后，它能改变流过P1，亦即流过P2中的电流，起到uc控制充电电流的作用。分析可得 式中UTN和UTP分别为N沟道和P沟道场效应管的阈电压。将(5-30)式代入(5-29)式，得到012cTNDTPuUEUIRR(5-30) 01288cTNDTPTTuUEUIRCR C(5-31) 锁相技术第5章 集成锁相环路第第4节节 通用单片集成锁相环通用单片集成锁相环 一、高频单片集成锁相环 1.NE560 NE560是56系列单片集成锁相环路中最基本的一种电路，其方框图如图5-30所示。它包括鉴相器、压控振荡器、环路滤波器、限幅器和两个缓冲放大器。鉴相器由双平衡模拟相乘器组成，输入信号加在12、13端。 锁相技术第5章 集成锁相环路 2.NE561 NE561的线路、性能和应用基本上与NE560相同（其方框如图5-31所示），只是在电路中附加了一个由模拟相乘电路构成的正交检波器和缓冲放大器。这样NE561就可用于AM信号的同步检波，此时正交检波器与环路鉴相器的信号输入不同，两者应该相差90。同步检波信号由1端输出。典型工作电流可到10mA。 锁相技术第5章 集成锁相环路 3.L562(NE562) L562(国外同类产品为NE562)是目前56系列中应用广泛的一种单片集成锁相环路。其线路、性能和应用与NE560也基本相同，其组成方框如图5-32所示。 锁相技术第5章 集成锁相环路图5-30 NE560方框图锁相技术第5章 集成锁相环路图5-31 NE561方框图 锁相技术第5章 集成锁相环路 考虑到L562鉴相器的非理想与饱和特性，其鉴相灵敏度可近似为 式中USRMS是输入电压的有效值。当USRMS40mV时，Kd近似与输入信号成正比；当USRMS40mV时，Kd15Vrad。根据56系列的特殊设计，560、561、562压控振荡器灵敏度与固有振荡频率f之间在数值上均有如下近似关系： 20.04(/)1()40SRMSdSRMSUKV radU(5-32) 83 10oTKfC(5-33)锁相技术第5章 集成锁相环路图5-32 L562方框图锁相技术第5章 集成锁相环路 4.XR-215 XR-215是最高工作频率可达35MHz的高频单片集成锁相环路，其框图如图5-33所示。电路由鉴相器、压控振荡器和运算比较电路组成。鉴相器为双平衡模拟相乘器，输入信号加在4端，压控振荡器的反馈信号加在6端，鉴相器的输出电压从2、3两端平衡输出。 锁相技术第5章 集成锁相环路 图5-33 XR-215方框图 锁相技术第5章 集成锁相环路 二、超高频单片集成锁相环 1 .L564(NE564)L564是56系列中工作频率高达50MHz的一块超高频通用单片集成锁相环路，其组成方框如图5-34所示。电路由输入限幅器、鉴相器、压控振荡器、 ?直流恢复电路和施密特触发器等六大部分组成。锁相技术第5章 集成锁相环路 图5-34 L564方框图锁相技术第5章 集成锁相环路 鉴相器用普通的双平衡模拟相乘器，鉴相增益与2端注入(或吸出)电流IB的关系如下： 在IB800mA范围内，上式是有效的。 压控振荡器是改进型的射极耦合多谐振荡器。定时电容CT接在12、13端，电路有TTL和ECL兼容的输入、输出电路。TTL由9端输出，ECL可由11端输出。根据L564压控振荡器的特定设计，其固有振荡频率为40.46(/)7.3 10 (/)()dBKV radV rad uA IuA(5-34) 116CTfR C(5-35) 锁相技术第5章 集成锁相环路 式中RC=100，是电路内部设定的；CT为外接定时电容。在f=1MHz时，得归一化压控灵敏度为 Kon5.9106(radVs)(IB=0) (5-36)和 Kon10.45106（radVs）（IB=800A）(5-37)在任意工作频率时，压控增益Ko可用下式计算： Ko=Konf (5-38)锁相技术第5章 集成锁相环路 施密特触发器与直流恢复电路共同构成FSK信号解调时的检波后处理电路，如图5-35所示。此时，直流恢复电路的作用是为施密特触发器提供一个稳定的直流参考电压，以控制触发器的上下翻转电平，这两个电平之间的距离(即滞后电压UH)可从15端进行外部调节。锁相技术第5章 集成锁相环路图5-35 FSK检波后处理电路示意图 锁相技术第5章 集成锁相环路 2.pc1477c PC1477C是一块主要用作卫星直播接收机(室内装?锁相解调器的超高频单片集成锁相环路，其方框如图5-37所示。它由鉴相器、压控振荡器、直流放大器、缓冲放大器和若干调整环节组成。 锁相技术第5章 集成锁相环路 图5-36 检波后处理电路输出的FSK解调波形 （a）在低数据率下忽略载波泄漏情况； （b）载波泄漏大，UH小的情况；锁相技术第5章 集成锁相环路 图5-36 检波后处理电路输出的FSK解调波形 （a）在低数据率下忽略载波泄漏情况； （b）载波泄漏大，UH小的情况；锁相技术第5章 集成锁相环路 图5-36 检波后处理电路输出的FSK解调波形 （a）在低数据率下忽略载波泄漏情况； （b）载波泄漏大，UH小的情况；锁相技术第5章 集成锁相环路 三、低频单片集成锁相环 1. SL565(NE565)SL565是56系列中一块工作频率低于1MHz的通用单片集成锁相环路，其组成方框如图5-38所示。它包含鉴相器、压控振荡器和放大器三部分。锁相技术第5章 集成锁相环路图5-37 PC1477C方框图锁相技术第5章 集成锁相环路图5-38 SL565方框图锁相技术第5章 集成锁相环路 对SL565而言，压控振荡器振荡频率可近似表示成1.2450TToCfR CfKE压控灵敏度? 式中EC是电源电压(双向馈电时则为总电压)。鉴相灵敏度为1.4dK(5-39)(5-40)(5-41) 放大器增益为 1.4A (5-42) 锁相技术第5章 集成锁相环路 2. NE567NE567是一个高稳定性的低频单片集成锁相环路,图5-39示出了NE567的方框图。它由主鉴相器(PDI)、直流放大器(A1)、电流控制振荡器(CCO)和外接环路滤波器组成。 锁相技术第5章 集成锁相环路图5-39 NE567方框图锁相技术第5章 集成锁相环路 输入信号加在3端，环路滤波电容器接在2端，定时电阻RT与定时电容CT接在5、6端。振荡频率可用下式计算： 11TTfR C(5-43)锁相技术第5章 集成锁相环路 3. 5 G4046(CD4046)5G4046是一块低频低功耗通用单片集成锁相环。环路采用CMOS电路，最高工作频率1MHz左右，电源电压为515V。当f=10kHz时，功耗为0.159mW。与类似的双极性单片集成锁相环相比较，它的功耗降低了很多，这对要求功耗小的设备来说，具有十分重要的意义。 图5-40示出了5G4046的方框图。 锁相技术第5章 集成锁相环路图5-40 5G4046方框图锁相技术第5章 集成锁相环路第第5节节 集成频率合成器集成频率合成器 集成频率合成器是近年来发展最快、种类和采用新工艺最多的一种专用锁相电路。它区别于通用单片集成锁相环，通常总是把合成器中性质相同(或相近)的参考振荡器、参考分频器、数字鉴相器、程序分频器、各种逻辑控制电路以及高速双模或多模前置分频器等部件集成在一个或几个单片中，以构成集成频率合成器的电路系统。锁相技术第5章 集成锁相环路 一、中规模集成频率合成器 在这种类型的集成频率合成器中，最典型的例子是MC145100系列中的MC1451040607091243等几个产品，它们都是CMOS、MSI电路（不包括VCO）。?图5-41 C145106的方框图（其它产品大同小异），电路包含有参考振荡器或放大器，参考分频器，程序分频器和鉴相器。 锁相技术第5章 集成锁相环路图5-41 MC145106方框图锁相技术第5章 集成锁相环路 表5-3 MC145106程序分频器真值表 锁相技术第5章 集成锁相环路图5-42 T4044E1648E12013E12014T4016 组合式集成频率合成器方框图 锁相技术第5章 集成锁相环路 二、大规模集成频率合成器 MC145144454651525556575859等是MC145100系列中CMOS-LSI频率合成器的典型产品。 1.MC145145-1图5-43示出了MC145145-1的方框图，它是一块用4bit数据总线输入方式置定的单模CMOS-LSI频率合成器电路。 锁相技术第5章 集成锁相环路图5-43 MC145145-1方框图 锁相技术第5章 集成锁相环路表5-4 MC145145-1地址功能表 锁相技术第5章 集成锁相环路 2. MC145152-1MC145100系列中另一个典型产品是MC145152-1，它是一块用并行码输入方式置定的双模CMOS-LSI频率合成器。其方框如图5-44所示，电路包含参考振荡器、12bitR计数器、128ROM参考译码器、10bitN计数器、6bitA计数器、控制逻辑、鉴相器和锁定检测等部分。 锁相技术第5章 集成锁相环路图5-44 MC145152-1方框图锁相技术第5章 集成锁相环路 参考振荡从27端输入，参考地址码RA0、RA1、RA2分别加在4、5、6端，通过128ROM参考译码器对12bitR计数器进行编程。分频比有8种选择，参考地址码与总参考分频比的关系见表5-5。6bitA计数器、10bitN计数器、模式控制逻辑和外接双模前置分频器可方便地组成吞脉冲程序分频器。1120端为N计数器的预置端；10端、2125端为A计数器的预置端。A计数器的预置数决定了V(V+1)双模前置分频器的(V+1)的次数，则吞脉冲程序分频器的总分频比可写成 D=VN+A (5-44)锁相技术第5章 集成锁相环路表5-5 MC145152-1参考地址码与总参考分频比的关系 锁相技术第5章 集成锁相环路 3.NJ8811为了扩展合成器的频率范围，可以采用多模前置分频器。图5-45示出了四模LSI频率合成器NJ8811的框图，它包含一个数字鉴相器，一个N1=28的计数器、两个N2=N3=24的计数器和一个16bit输入缓冲器。由于它有三个计数器，故可与四模前置分频器接口，组成四模锁相环频率合成器。并且频率转换很容易实现微机编程控制。锁相技术第5章 集成锁相环路图5-45 NJ8811方框图 锁相技术第5章 集成锁相环路图5-46 SP8901或SP8906NJ8811组合集成频率合成器方框图 锁相技术第5章 集成锁相环路 图5-46示出了由四模前置分频器SP8901(或SP8906)与NJ8811组合成的VHFUHF频率合成器方框图。 不同的组合可以得到不同的频率覆盖范围和不同的波道间隔。分析表明该合成器的总分频比为 D=MN1+KN2+N3 (5-45)锁相技术第5章 集成锁相环路表5-6 SP8901SP8906NJ8811四模合成器性能