DSP最小系统实用教案

第8章 DSP的最小硬件系统(xtng)设计8.1 概述(i sh) 最小硬件电路一般包括：电源、时钟电路、复位电路、电平(din pn)转换电路、仿真器接口JTAG电路以及可扩展的硬件接口（如I/O、D/A、SRAM等）。DSP的基本硬件组成第1页/共30页第一页，共31页。电源(dinyun)DSP微控制器使用的电源是数字(shz)电源，为了降低芯片的功耗，它们大多采用低电压方式，并且内核电压和I/O电压分开供电。I/O电源一般采用3.3V电压，内核供电为3.3V或1.9V。 因一般采用外部5V电源供电，需将5V电源变换为3.3V以给CPU供电，可以采用MAXIM公司的稳压(wn y)电压芯片，如MAX748和MAX654/649/652等；还可以采用TI公司的稳压(wn y)电压芯片，如TPS75733和TPS333Q等。 TPS75733在上电复位时，它可以产生一个长达200mS的低电平复位信号，以满足LF2407A DSP控制器的系统上电复位要求，它的输出电流范围为0mA500mA，可以提供稳定的3.3V固定输出，能够满足DSP对供电电源的要求。 图7.2 TPS75733的引脚图OUTPUTENGNDINFB/PG第2页/共30页第二页，共31页。电源(dinyun)240X电源(dinyun)第3页/共30页第三页，共31页。DSPs的一些I/O管脚是双向的，方向由内核控制。I/O电压一旦被加上以后，I/O管脚就立即被驱动，如果此时还没加核电压，那么I/O的方向可能就不确定是输入还是输出。如果是输出，且这时与之相连的其它器件的管脚也处于输出状态，那么就会造成时序的紊乱或者对器件本身造成损伤。这种情况下，就需要核电压比I/O电压先加载，至少(zhsho)是同时加载。电源(dinyun)加电次序(cx)第4页/共30页第四页，共31页。控制(kngzh)加电次序第5页/共30页第五页，共31页。控制(kngzh)加电次序第6页/共30页第六页，共31页。第8章 DSP的最小硬件(yn jin)系统设计8.1 概述(i sh) RSLF2407A DSP控制器中，有四种可能的原因会导致复位：看门狗定时器复位软件产生的复位非法(fif)地址引起的复位复位引脚 有效。其中前三个原因由DSP内部产生，最后一个是由受外部引脚控制产生的。复位引脚需要一个有效的低电平脉冲作为其外部复位脉冲，通常宽度不低于系统时时钟周期的脉冲，以保证DSP芯片能够识别。复位电路RS第7页/共30页第七页，共31页。复位(f wi)电路1、简单复位(f wi)电路第8页/共30页第八页，共31页。复位(f wi)电路RC复位(f wi)1、简单复位(f wi)电路第9页/共30页第九页，共31页。复位(f wi)电路增加放电(fng din)回路的RC复位1、简单(jindn)复位电路第10页/共30页第十页，共31页。复位(f wi)电路带电压监控功能的复位(f wi)电路1、简单复位(f wi)电路第11页/共30页第十一页，共31页。具有稳定门槛(mnkn)电压和电压监控功能的复位电路1、简单复位(f wi)电路复位(f wi)电路第12页/共30页第十二页，共31页。复位(f wi)电路实用(shyng)的复位电路1、简单复位(f wi)电路第13页/共30页第十三页，共31页。复位(f wi)电路2、集成复位(f wi)电路集成复位(f wi)监控电路1第14页/共30页第十四页，共31页。复位(f wi)电路2、集成(j chn)复位电路集成复位(f wi)监控电路2第15页/共30页第十五页，共31页。复位(f wi)电路2、集成复位(f wi)电路集成(j chn)复位监控电路3第16页/共30页第十六页，共31页。复位(f wi)电路2、集成(j chn)复位电路集成(j chn)复位监控电路4第17页/共30页第十七页，共31页。复位(f wi)电路2、集成(j chn)复位电路集成复位(f wi)监控电路4第18页/共30页第十八页，共31页。时钟(shzhng)电路TMS320LF2407A DSP控制器使用(shyng)嵌入到CPU内核的锁相环（PLL）电路，从一个较低频率的外部时钟合成片内的时钟。锁相环的时钟(shzhng)模块电路图第19页/共30页第十九页，共31页。时钟(shzhng)电路锁相环的时钟(shzhng)模块电路图PLL时钟模块提供了以下两种操作：晶振：晶振工作模式允许使用一个(y )外部晶体振荡器或谐振器，来提供器件的时钟基频。外部时钟源：这种工作模式允许内部的振荡器被旁路。器件的时钟来自连接到XTAL1/CLKIN引脚的外部时钟源输入，这种情况下，外部振荡器时钟连接到XTAL1/CLKIN引脚。第20页/共30页第二十页，共31页。时钟(shzhng)电路回路滤波元件 240 xA器件的PLL模块需要外部的RC元件进行回路滤波。保持回路滤波的元件要接到PLLF和PLLF2引脚。这是噪声的主要输入口，噪声干扰会增加抖动。 PLL电路的PCB图中的所有走线必须尽可能地短。另外，由回路滤波元件组成的回路区域、PCB绘图以及DSP芯片(xn pin)都应当尽可能地小。在PLLVCCA和VSS引脚之间要接一个旁路电容（0.010.1F的陶瓷电容）。滤波(lb)电路第21页/共30页第二十一页，共31页。 240 x/240 xA240 x/240 xA器件还提供了一种器件还提供了一种PLLPLL旁路模式，在这种模式中，旁路模式，在这种模式中，PLLPLL时钟模块可以被旁路。在系统复位时，拉低时钟模块可以被旁路。在系统复位时，拉低 、TMSTMS和和TMS2TMS2的引脚电平进入旁路模式。且的引脚电平进入旁路模式。且PLLPLL时钟预定标时钟预定标器也可以被旁路。因此，在旁路模式下改变系统寄存器器也可以被旁路。因此，在旁路模式下改变系统寄存器SCSRlSCSRl中中1111、1010、9 9的值不会的值不会(b hu)(b hu)产生影响。旁路模式中，产生影响。旁路模式中，改变改变CPUCPU时钟速度的惟一方法就是改变输入时钟频率。例如，时钟速度的惟一方法就是改变输入时钟频率。例如，若若CPUCPU时钟需要时钟需要30MHz30MHz的速度，则必须提供的速度，则必须提供30MHz30MHz的输入时的输入时钟频率，即器操作速度等于输入时钟的频率。同时，在该模钟频率，即器操作速度等于输入时钟的频率。同时，在该模式中，外部回路滤波元件是不需要的。式中，外部回路滤波元件是不需要的。 输入时钟说明输入时钟说明 若使用的是片内振荡器（石英晶体或陶瓷谐振器作为若使用的是片内振荡器（石英晶体或陶瓷谐振器作为时钟源），则最小和最大的时钟输入频率分别为时钟源），则最小和最大的时钟输入频率分别为4MHz4MHz和和20MHz20MHz。 若不使用片内振荡器（外部振荡器作为时钟源），则最若不使用片内振荡器（外部振荡器作为时钟源），则最小和最大的时钟输入频率分别为小和最大的时钟输入频率分别为4MHz4MHz和和40MHz40MHz（对于（对于240 x240 x器件是器件是30MHz30MHz）。）。R EST时钟模块的旁路(pn l)模式第22页/共30页第二十二页，共31页。JTAG仿真(fn zhn)接口功能：用户可以通过PC调试，下载应用软件到指定的应用板。用户可在应用板上设计自己(zj)的JTAG接口。下图为TI公司IEEE1149.1标准的通用JTAG接口的定义。JTAG引脚EMU0：EMU0引脚，需要3.3V上拉。EMU1：EMU1引脚，需要3.3V上拉。GND：地，是仿真器与DSP用户系统的共地信号连线(lin xin)。PD（VCC）：此引脚必须连接到DSP应用板的5V电源端，由用户供电。TCK：测试时钟引脚，该信号来自仿真器。TCK_RET：测试时钟返回引脚。TDI：测试数据输入引脚。TDO：测试数据输出引脚。TMS：测试模式选择引脚。TRST：测试复位引脚。 第23页/共30页第二十三页，共31页。JTAG仿真(fn zhn)接口JTAG与板上DSP的连接(linji)图第24页/共30页第二十四页，共31页。DSP的电平(din pn)转换电路DSP应用系统的驱动电源以及外围器件有3.3V的，也有5V的。多数DSP器件为3.3V的，由于DSP的外围器件一般为5V的居多，如EPROM、RAM、A/D、D/A以及与计算机的通信接口等等。为保证DSP及其外围器件工作的安全可靠性，这就存在一个DSP与外围器件之间的电平转换问题。 对3.3V低电压DSP器件来讲，其引脚信号高低电平的门限值与普通5V TTL门限相同，故DSP的输出信号可以(ky)直接驱动5V外围器件的输入，不需要附加电平转换电路： 由于DSP引脚允许输入信号电压的范围为03.6V，不可以(ky)承受5V的输入信号电压，因此，在DSP与其外围器件之间应进行电平转换。考虑以下两种情形。1）与3V器件的接口。与3V器件（如3V Flash）接口比较简单，由于两者电平一致，可以直接相接。2）与5V器件的接口。在设计与5V器件的接口时，首先需要仔细分析5V的电平转换标准，这可以从器件的电气性能说明中获得(hud)。可在中间增加一个缓冲器件。这个缓冲器件可以是双电压供电，也可以是3.3V单电压供电并可以承受5V电压的器件。第25页/共30页第二十五页，共31页。存储器扩展接口(ji ku)电路第26页/共30页第二十六页，共31页。存储器扩展接口(ji ku)电路第27页/共30页第二十七页，共31页。存储器扩展(kuzhn)接口电路第28页/共30页第二十八页，共31页。存储器扩展(kuzhn)接口电路第29页/共30页第二十九页，共31页。谢谢您的观看(gunkn)！第30页/共30页第三十页，共31页。NoImage内容(nirng)总结第8章 DSP的最小硬件系统设计。DSPs的一些I/O管脚是双向的，方向由内核控制。其中前三个原因由DSP内部产生，最后一个是由受外部。TMS320LF2407A DSP控制器使用嵌入到CPU内核的锁相环（PLL）电路(dinl)，从一个较低频率的。240 xA器件的PLL模块需要外部的RC元件进行回路滤波。另外，由回路滤波元件组成的回路区域、PCB绘图以及DSP芯片都应当尽可能地小。第29页/共30页。谢谢您的观看第三十一页，共31页。