组成原理-阵列乘法器设计实验(共5页)

精选优质文档-倾情为你奉上计算机组成原理 实 验 报 告 专 业： 学 号： 学生姓名： 实验日期： 专心-专注-专业实 验 三一、 实验名称：阵列乘法器设计实验二、 实验目的： 1. 掌握乘法器的原理及其设计方法。 2. 熟悉CPLD 应用设计及EDA 软件的使用。三、 实验设备：PC 机一台，TD-CMA 实验系统一套，排线若干。四、 实验内容：1. 阵列乘法器的工作原理，掌握阵列乘法器的设计方法. 2.正确将电路原理图下载到试验箱中. 3.正确通过实验箱连线实现4位二进制数的相乘并得到正确结果五、 实验原理： 硬件乘法器常规的设计是采用“串行移位”和“并行加法”相结合的方法，这种方法并不需要很多的器件，然而“加法-移位”的方法毕竟太慢。随着大规模集成电路的发展，采用高速的单元阵列乘法器，无论从计算机的计算速度，还是从提高计算效率，都是十分必要的。阵列乘法器分带符号和不带符号的阵列乘法器，本次实验只讨论不带符号阵列乘法。高速组合阵列乘法器，采用标准加法单元构成乘法器，即利用多个一位全加器（FA）实现乘法运算。对于一个4 位二进制数相乘，有如下算式：这个4 4 阵列乘法器的原理如图1-3-1 所示。FA（全加器）的斜线方向为进位输出，竖线方向为和输出。图中阵列的最后一行构成了一个串行进位加法器。由于FA 一级是无需考虑进位的，它的进位被暂时保留下来不往前传递，因此同一极中任意一位FA 加法器的进位输出与和输出几乎是同时形成的，与“串行移位”相比可大大减少同级间的进位传递延迟，所以送往最后一行串行加法器的输入延迟仅与FA 的级数（行数）有关，即与乘数位数有关。本实验用CPLD 来设计一个44 位加法器，且全部采用原理图方式实现。六、 实验步骤： (1) 根据上述阵列乘法器的原理，使用Quartus II 软件编辑相应的电路原理图并进行编译，其在EPM1270 芯片中对应的引脚如图1-3-2 所示，框外文字表示I/O 号，框内文字表示该引脚的含义。 (2) 关闭实验系统电源，按图1-3-3 连接实验电路，图中将用户需要连接的信号用圆圈标明。 (3) 实物图如下： (4) 打开实验系统电源，将生成的POF 文件下载到EPM1270 中去。 (5) 以CON 单元中的SD10SD13 四个二进制开关为乘数A，SD14SD17 四个二进制开关为被乘数B，而相乘的结果在CPLD 单元的L7L0 八个LED 灯显示。给A 和B 置不同的数，观察相乘的结果。七、 实验结果 1、输入:1111 1111 结果: 2、输入:0000 0000 结果:八、 心得体会 实验的过程不仅体现了我们的动手能力，还考察了我们对所学内容的掌握程度，协助我们更加清晰地了解我们所学习的东西。本次实验让我知道了，阵列乘法的计算方法,验证了阵列乘法的计算原理通过这次实验使我懂得了理论与实际相结合是很重要的.从理论中得出结论，才能真正验证理论知识的正确性，从而提高自己的实际动手能力和独立思考的能力。