资源描述
精选优质文档-倾情为你奉上第十章Local bus本章介绍了局部总线控制器（LBC）模块。介绍LBC的外部信号和内存映射寄存器，以及通用片选机制（GPCM）、同步DRAM（SDRAM）机和用户可编程机（UPM）。最后，包括初始化和应用信息一节，其中有许多关于使用的特色的例子。10.1 绪论图10-1是LBC的功能结构图，它支持三个接口：GPCM，UPM和SDRAM。图10-1. 局部总线控制器结构图10.1.1 概述LBC的主要部分是存贮器控制器，该控制器提供了到多种类型存贮设备和外部设备的无缝接口。该控制器负责控制八个存贮体(bank)，这八个存贮体由一个高性能的SDRAM、一个GPCM和可多达三个的UPMs所共享。因此它支持到SDRAM、SRAM、EPROM、flash EPROM、可突发RAM、常规DRAM设备、扩展数据输出DRAM设备和其他一些外部设备的最小粘结逻辑接口。外部地址锁存信号（LALE）允许地址和数据信号的多路复用，减少信号数量。LBC还包括许多数据校验和保护特性，例如数据奇偶的生成和校验、写保护和一个总线监控器以确保每个总线周期在用户指定的时间内结束。10.1.2 特性LBC主要包含以下几个方面的特性： 拥有八个存贮体带屏蔽的32位地址译码可变存贮块大小（32K字节到2G字节）基于存贮体的控制信号生成的选择基于存贮体激活的数据缓冲控制大事务的自动分段用于单访问的奇偶校验，包括读-修改-写（RMW）校验写保护能力奇偶字节选择 SDRAM机向符合JEDEC标准的SDRAM设备的无缝连接提供控制功能和信号支持每个设备多达4个的并发打开页面支持32位、16位和8位端口大小的SDRAM支持外部的地址 和/或 命令线缓冲 通用片选机（GPCM）与SRAM、EPROM、FEPROM和外部设备兼容系统复位时可用的全局（引导）片选引导片选支持8位，16位或32位的设备最小可以3个时钟周期访问外部设备4个字节写允许信号（0:3）输出允许信号（）外部访问终止信号（） 三个用户可编程机（UPM）基于可编程阵列机控制外部信号的定时，其精度最多可达外部总线时钟周期的四分之一在内部主控器请求单拍的或者突发读写访问时运行用户特定的控制信号模式UPM刷新定时器运行用户特定的控制信号模式，以支持刷新软件可以启动用户特定的控制信号模式可把每个UPM定义为支持64，128，256，512K字节和1，2，4，8，16，32，64，128，256M字节大小的DRAM设备支持8，16，32位的设备页面模式支持一个突发内的连续传输内部地址复用支持64，128，256，512K字节和1，2，4，8，16，32，64，128，256M字节大小的页或存贮体 可选的局部总线内部主设备和局部总线从设备之间的传输监控（局部总线出错报告） 支持带软件可配置旁路的延迟锁相环（DLL），支持低频总线时钟10.1.3 操作模式LBC为局部总线提供一个GPCM、一个SDRAM机和三个UPM，对八个存贮体（片选）中可以编程用来操作任何给定机器的存储体数量没有限制。当把一个存贮器事务分发到LBC时，将存贮器地址与每个存贮体（片选）的地址信息进行比较。分配给那个存贮体的对应的机器（GPCM、SDRAM或者UPM）获得控制访问的外部信号的所有权，并保持对其控制直到事务结束。这样，利用在GPCM、SDRAM或UPM模式下，在事务期间，八个片选只有一个是活动的。10.1.3.1 LBC的总线时钟和时钟比率LBC支持快速内部（系统）时钟和慢速外部总线时钟（LCLK0:2）之间2、4和8的比率。该比率可以通过对时钟比率寄存器（LCRRCLKDIV）进行软件设置。该比率对SDRAM模式下的操作不产生影响，但会影响GPCM模式下的信号时序变化的精度和UPM模式下对UPM阵列字的解释。将总线时钟完全不变驱动地驱动到信号LCLK0:2上，允许在一对信号网之间平等的共享时钟负载，从而可以提高总线时钟的占空比率。10.1.3.2 源ID调试模式LBC在外部设备信号上提供事务源的ID。当选择了这些信号的时候，只要LBC外部信号线上的有效地址或数据可用，当前事务源的5位内部ID就出现在LSRCID0:4上。保留值为0X1F，该值表示任何其他时间在源ID信号上出现无效的地址或数据。有效的源ID（除0X1F之外的任何值）和外部地址锁存允许（LALE），以及数据有效（LDVAL）的组合方便了调试数据的捕获，具体如下： 如果在LSRCID0:4上检测到有效源ID且LALE有效，那么就可以从LAD0:31锁存一个有效的完整的32位的地址。这里要注意的是，在SDRAM的模式下，地址向量包含完整的地址row, bank, column, lsbs，对于给定的column地址，row是指对应的相同的row地址；对于给定的端口大小，lsbs是指未连接的地址的最低有效位。 如果在LSRCID0:4上检测到有效的源ID且LDVAL有效，则可以从LAD0:31锁存有效数据。LSRCID0:4和LDVAL信号是复用，它们和其他的功能共享相同的外部信号。请参考第3章的外部信号描述和第5章的系统配置，从中可以知道如何允许LSRCID/LDVAL信号。10.1.4 参考资料 MPC8260 PowerQUICC II 系列参考手册，第4，6和第10章，MPC8260UM/D,Rev. 1, Freescale, Inc., May 2003.10.2 外部信号描述表10-1 给出了和LBC有关的外部信号的列表，并描述了它们的功能。该表还给出了在有效时的所有外部信号的复位状态。要了解更多的将其中某些信号用作复位配置信号的情况，参考4.3.2节 “上电复位流”。这里要注意的是，在有效时，DLL一开始是未锁定的，所以LCLK和LSYNC_OUT的值有可能处在不稳定/抖动的状态，该状态可能会持续几个微秒。在DLL锁定后，才会在这些信号上驱动稳定的时钟信号。表10-1. 信号属性汇总名称替代功能模式说明信号数I/O复位状态（输出）LALE外部地址锁存允许1OReset_cfg片选01OReset_cfg1:7片选1-77O都为高0:3/LSDDQM/0:30:3GPCM写允许4OReset_cfgSDDQMSDRAM字节通道数据屏蔽0:3UPM字节（通道）选择LGPL0LSDA10LGPL0UPM通用线路01OReset_cfgLSDA10SDRAM行地址位/命令位LGPL1LGPL1UPM通用线路11OReset_cfgSDRAM写允许/LGPL2GPCM输出允许1OSDRAM行地址选通LGPL2UPM通用线路2LGPL3LGPL3UPM通用线路31OReset_cfgSDRAM列地址选通/LGPL4/LUPWAIT/LPBSEGPCM事务终止1I高阻LGPL4UPM通用线路4OLUPWAITUPM外部设备等待ILPBSE局部总线奇偶字节选择OLGPL5UPM通用线路51OReset_cfgLBCTL数据缓冲控制1OLA27:31局部总线非复用地址的最低有效位5OLAD0:31复用的地址/数据总线32I/OLDP局部总线数据奇偶校验4I/O高阻LCKE局部总线时钟允许1O为高LCLK0:2局部总线时钟。这些时钟由MCKENR寄存器激活，更详细的信息请参考4.6.3.1节，”MCK 允许寄存器（MCKENR）”3O受其他信号驱动LSYNC_INDLL同步输入1ILSYNC_OUTDLL同步输出1O驱动LDVALLBC调试局部总线数据有效1O没有连到外部信号上LSRCID0:4LBC调试局部总线源ID5O没有连到外部信号上表10-2给出了LBC外部信号的详细描述。表10-2. 局部总线控制器详细信号描述信号I/O描述LALEO外部地址锁存允许。局部总线存贮器控制器提供对外部地址锁存的控制，允许在设备信号线上复用地址和数据。参见10.4.1.2，”外部地址锁存允许信号（LALE）”状态含义有效/无效LALE用每一个存贮器控制器事务开始时的地址置为有效，设定成有效状态的周期数由ORnEAD和LCRREADC字段确定，而设置成无效的时间由RCWHLALE字段控制。这里要注意的是在LALE有效期间，任何其他的控制信号都处于无效状态。0:7O片选，可提供八个互斥的片选信号状态含义有效/无效用于启用连到LBC上的特定的存贮设备或外设。0:7提供基于存贮体的片选，如对应的是存贮体0，其存贮类型和属性由BR0和OR0定义。0:3/LSDDQM0:3/0:3OGPM写允许/SDRAM数据屏蔽/UPM字节选择。这些信号选择使数据总线的每个字节通道有效。对于端口大小为32位的存贮体（由BRnPS设定），所有四个信号都要定义；对于16位的端口大小，只定义第0和第1位；对于8位的端口大小，只定义第0位。每个访问的最低有效地址位还为每个给定的数据传输决定采用哪个字节通道。状态含义有效/无效对于GPCM操作，0:3使每个字节通道都能够进行写操作。对于SDRAM操作，LSDDQM0:3的功能和符合JEDEC标准的SDRAM设备所提供的DQM或者数据屏蔽信号的功能一样，为每个字节通道提供一个DQM。当LBC希望写屏蔽或者禁止SDRAM中读数据输出时，LSDDQM0:3被置高。0:3在UPM模式下是可编程的字节选择信号。关于设置0:3的详细信息参见10.4.4.4节“RAM阵列”。时序有效/无效关于0:3 时序的详细的信息参见10.4.2节“通用片选机（GPCM）”。LSDA10/LGPL0OSDRAM A10/通用线路0号。状态含义有效/无效对于SDRAM访问，代表地址位10。当驱动行地址的时候，该位驱动地址位10。当驱动列地址的时候，它是SDRAM命令的一部分。在UPM模式下，它是六个通用信号之一，驱动在UPM阵列中设定的值。/LGPL1OSDRAM 写允许/通用线路1状态含义有效/无效应连接到SDRAM设备的WE输入端。在访问SDRAM的时候作为SDRAM的写允许信号。在UPM模式下，它是六个通用信号之一，驱动在UPM阵列中设定的值。/LGPL2OGPCM输出允许/SDRAM RAS/通用线路2状态含义有效/无效在GPCM模式下，访问存贮器/外设的时候控制存贮器的输出缓冲。对于SDRAM访问，它为行地址选通（RAS）信号。在UPM模式下，它是六个通用信号之一，驱动在UPM阵列中设定的值。/LGPL3OSDRAM CAS/通用线路3状态含义有效/无效在SDRAM模式下，驱动列地址选通（CAS）信号。在UPM模式下，它是六个通用信号之一，驱动在UPM阵列中设定的值。/LGPL4/LUPWAIT/LPBSEI/OGPCM传输应答/通用线路4/UPM等待/奇偶字节选择状态含义有效/无效在GPCM模式下输入该信号用来终止事务。在UPM模式下还可以将该信号配置为六个通用输出信号之一，或者作为输入信号强制UPM控制器等待存贮器/设备。当配置成LPBSE的时候，该信号禁止GPCM和UPM模式下的任何应用。因为采用读-修改-写奇偶性的系统需要一个附加的存贮设备，并和正常设备一样生成字节选择。通过外部逻辑对 0:3进行与运算可以获得字节选择的逻辑功能，该运算在字节选择通道中增加了一个延迟，该延迟可以影响存贮器访问的时序。LBC提供该可选择的字节选择信号，该信号是四个（低有效）字节选择内部与运算的结果，允许到n-奇偶校验设备的无粘合快速连接。注意： 在UPM将LGPL4/LPBSE置为低状态的期间，可在/LUPWAIT信号有效（低有效）时对其采样。对于后续的GPCM事务，它用作/LUPWAIT。因此，在/LUPWAIT变为逻辑1之前，GPCM的事务有可能被过早终止。解决方法：解决这个问题的一个方法是确保将/LGPL4信号用一个外部1K的电阻上拉至3.3V。这样可以保证在局部总线存贮控制器启动后该GPCM的任何时候都采样为高（非有效）。如果将该信号纯作为输入（/LUPWAIT）使用，则可用一个较弱（10-K）上拉电阻代替；此外，如果该信号用作LPBSE，则不需要采用上拉电阻，因为/LUPWAIT被禁止了。软件解决该问题的方法是对UPM编程，这样的话，可以在切换为输入模式之前提前将LGPL4置高。此时仍需要采用一个弱上拉电阻（10K或者更高），以使用于GPCM目的的保持稳定。LGPL5O通用线路5状态含义有效/无效在UPM模式下，它是六个通用信号之一，驱动在UPM阵列中设定的值。LBCTLO数据缓冲控制。当访问某个GPCM或者UPM控制下的存贮体时，该存贮控制器为局部总线激活LBCTL。对SDRAM机所控制的存贮体的访问将不会激活缓冲控制。使缓冲控制无效可以通过设定ORnBCTLD来实现。状态含义有效/无效一般作为连到LAD线路上的总线收发器的write/控制。要注意的是当LBCTL为高的时候，外部数据缓冲一定不能驱动和LBC发生冲突的LAD信号线，因为LBCTL在复位和地址阶段时将会保持高电平。LA27:31O局部总线非复用地址的最低有效位。LA27:31上驱动的所有位都是为8位端口大小定义的。对于32位的端口大小，不用关注LA30:31的值；对于16位的端口大小，无需关注LA31的值。状态含义有效/无效尽管LBC共享一条地址和数据总线，但RAM地址可多达5个最低有效位始终出现在专门的地址信号LA27:31上。在地址阶段可以使用解锁代替LAD27:31连接到地址的最低5个有效位。对于某些RAM设备，比如说fast-page DRAM，LA27:31 用作突发访问期间的列地址偏移量。LAD0:31I/O复用的地址/数据总线。当在BRnPS中将端口配置为32位的时候，LAD0:31所有的信号线必须都连接到外部RAM数据总线，其中LAD0:7是最高有效字节通道（地址偏移量为0）。对于16位的端口大小，LAD0:7连接到最高有效字节通道（地址偏移量为0），LAD8:15连接到最低有效字节通道（地址偏移量为1）；对于16位的端口LAD16:31无用。对于8位的端口大小，只有LAD0:7连接到外部RAM。状态含义有效/无效LAD0:31是一条共享的32位地址/数据总线，外部RAM设备通过它传送数据和接收地址。时序有效/无效在LALE有效期间，LAD0:31上驱动的是用于后续访问的RAM地址，在LALE有效时，外部逻辑应将地址置于LAD0:31上，在LALE无效时锁存该地址。在LALE无效之后，此时LAD0:31或者受写数据的驱动或者被LBC置于高阻状态，以便对外部设备驱动的读数据进行采样。在写访问的最后一个数据传输之后，LAD0:31将被再次置为高阻状态。LDP0:3I/O局部总线数据奇偶校验位。驱动和接收LAD0:31上对应的数据阶段的奇偶校验位。状态含义有效/无效在访问期间，对LAD0:31的每8位都会产生一个奇偶校验位。这样，LDP0是LAD0:7的奇偶校验位，而LDP3是LAD24:31的奇偶校验位。对于端口尺寸小于32位的不用的字节通道则没有定义其奇偶校验位。时序有效/无效驱动和接收LAD0:31上对应的数据奇偶校验位。对于读访问来说，在LDP0:3上采样每个字节通道的奇偶校验位的时序与在LAD0:31上采样读数据的时序相同。LDP0:3的阻态变化和LAD0:31一致。LCKEO局部总线时钟允许状态含义有效/无效用于符合JEDEC标准的SDRAM设备的总线时钟允许信号（CKE）。在正常SDRAM操作期间有效。LCLK0:2O局部总线时钟状态含义有效/无效LCLK0:2为分配的负载提供相同的总线时钟信号。如果允许LBC DLL（见上图10-19的 LCRRDBYP），总线时钟相位早于其他LBC信号的跳变（比如LAD0:31 0:15和），提前的时间为匹配LSYNC_OUT和LSYNC_IN之间建立的DLL时序循环所需要的延时。LSYNC_OUTODLL同步输出状态含义有效/无效总线时钟的复制，出现在LSYNC_OUT上，应通过被动时序循环传播，最后返回到LSYNC_IN，以获得正确的DLL锁定。时序有效/无效时序循环所产生的时间延迟必须补偿LCLK0:2双向传输时间和系统中的时钟同步驱动器。只有时序循环负载才能出现在LSYNC_OUT上。LSYNC_INIDLL同步输入状态含义有效/无效见关于LSYNC_OUT的描述。LDVALO局部总线数据有效（仅用于LBC调试模式）状态含义有效/无效对于读访问，LDVAL在立即对LAD0:31上读数据采样之前的一个总线周期中有效。对于写访问，LDVAL在LAD0:31上的当前写数据有效的最后一个周期中有效。在突发传输中，LDVAL在每个数据节拍中都有效。时序有效/无效只有在LBC处于系统调试模式时才有效。在调试模式中，当LBC产生数据传输应答的时LDVAL有效。LSRCID0:4O局部总线源ID（仅用于LBC调试模式）。在调试模式中，LSRCID0:4的所有信号将被置高，除非LSRCID0:4驱动的是标识控制LBC的内部系统设备的调试源ID。状态含义有效/无效 一直保持高电平，直到最后一个LALE有效的总线周期，此时指示地址的源ID，或者直到LDVAL有效，此时指示与数据传输相关联的源ID。在地址调试的情况下，只有当LAD0:31上的地址包含所有的物理地址位带有可选的填充以重新构建提交给LBC的系统地址时，LSRCID0:4才是有效的。例如，LSRCID0:4只有在SDRAM访问的CAS阶段才是有效的，因为在CAS周期中，列、存贮体选择和行地址（通常不用）位都出现在LAD0:31上。10.3内存映射/寄存器定义表10-3列出了LBC的内存映射寄存器。偏移量在0x000-0xFFF范围的未定义的4字节地址空间是保留的。表10-3. 局部总线控制器内存映射地址偏移量用途操作复位节/页0x0_5000基寄存器0R/W0x0000_RR01110.3.1.2/10-120x0_5008基寄存器10x0000_00000x0_5010基寄存器20x0_5018基寄存器30x0_5020基寄存器40x0_5028基寄存器50x0_5030基寄存器60x0_5038基寄存器70x0_5004可选寄存器0R/W0x0000_0FF710.3.1.2/10-120x0_500C可选寄存器10x0000_00000x0_5014可选寄存器20x0_501C可选寄存器30x0_5024可选寄存器40x0_502C可选寄存器50x0_5034可选寄存器60x0_503C可选寄存器70x0_5068MARUPM地址寄存器R/W0x0000_000010.3.1.3/10-180x0_5070MAMRUPMA模式寄存器R/W0x0000_000010.3.1.4/10-190x0_5074MBMRUPMB模式寄存器R/W0x0000_000010.3.1.4/10-190x0_5078MCMRUPMC模式寄存器R/W0x0000_000010.3.1.4/10-190x0_5084MRTPR存贮器刷新定时器预分频寄存器R/W0x0000_000010.3.1.5/10-210x0_5088MDRUPM数据寄存器R/W0x0000_000010.3.1.6/10-220x0_5094LSDMRSDRAM模式寄存器R/W0x0000_000010.3.1.7/10-220x0_50A0LURTUPM刷新定时器R/W0x0000_000010.3.1.8/10-240x0_50A4LSRTSDRAM刷新定时器R/W0x0000_000010.3.1.9/10-250x0_50B0LTESR传输错误状态寄存器Read/位复位0x0000_000010.3.1.10/10-260x0_50B4LTEDR传输错误禁止寄存器R/W0x0000_000010.3.1.11/10-270x0_50B8LTEIR传输错误中断寄存器R/W0x0000_000010.3.1.12/10-280x0_50BCLTEATR传输错误属性寄存器R/W0x0000_000010.3.1.13/10-280x0_50C0LTEAR传输错误地址寄存器R/W0x0000_000010.3.1.14/10-290x0_50D0LBCR配置寄存器R/W0x0000_000010.3.1.15/10-300x0_50D4LCRR时钟比率寄存器R/W0x0000_000010.3.1.16/10-31注1：BR0的端口大小由RCWHROMLOC的值配置，RCWHROMLOC的值在复位时装入，所以，“RR”的值可能是0x08、0x10或者0x18。10.3.1 寄存器说明本节将详细说明LBC的配置、状态和控制寄存器，详细说明每一位和每一个字段。未在表10-3中定义的LBC地址空间中的偏移量是不能以读或写的方式访问的。类似的，已定义寄存器中保留位只能写入0，因为在某些情况下，写入1可能会产生不可预测的结果。被指定为写1清除的位仅在写入1时清除，写入0无效。10.3.1.1 基寄存器（BR0-BR7）如图10-2所示，基寄存器（BRn）包括每个存贮体的基址和地址类型，存贮控制器使用这一信息将地址总线值与当前被访问的地址进行比较。每个寄存器（存贮体）都包含一个存贮器属性，并为存贮器操作处理选择机器。请注意，在系统复位后，BR0V被置位，BR1VBR7V被清除，BR0PS的值反映由复位配置字的引导ROM位置字段所配置的初始端口的大小。1复位期间将BR0的有效位置位，这样存贮体0是有效的，其端口大小（PS）由复位时装入的RCWHROMLOC配置。所有其它的基寄存器的所有位在复位时都被清除。图10-2. 基寄存器（BRn）表10-4 说明了BRn的各个字段。表10-4. BRn的字段说明位名称说明0-16BA基址。每个基址寄存器的高17位用来和地址总线上的地址相比较，以决定总线主设备是否正在访问由存贮控制器控制的存贮体与地址屏蔽位ORnAM一起使用。17-18保留。19-20PS端口大小。指定该存贮器区域的端口大小。对于BR0来说，PS由复位过程中装入的复位配置字中的启动ROM位置字段进行配置。对于所有其他存贮器体，该复位值为00（表示端口大小未定义）。00 保留01 8位10 16位11 32位21-22DECC指定数据错误检查的方法。00 禁止数据错误检查，但生成正常的奇偶校验位01 正常奇偶校验位生成和校验10 读-修改-写奇偶校验位生成，并进行常规的奇偶校验。（仅对32位端口）11 保留23WP写保护。0 允许进行读写访问1 只能进行读访问。存贮控制器在对该存贮体的写周期里不会使有效。如果试图对该存贮体进行写操作，则置位LTESRWP被置为1（如果WP置位），并产生局部总线错误中断，如果允许，终止该周期。24-26MSEL机器选择。为处理存贮器操作指定所使用的机器。000 GPCM（复位值）001 保留010 保留011 SDRAM100 UPMA101 UPMB110 UPMC111 保留27保留。28-29保留。30保留。31V有效位。指示BRn和ORn的内容是有效的。保持无效除非V置位（对无有效位置位的区域的访问会引起总线超时）。系统复位后，只有BRnV被置位。0 该存贮体无效1 该存贮体有效10.3.1.2 可选寄存器（OR0OR7）可选寄存器（ORn）定义存贮体的大小和访问属性，由BRnMSEL定义的可选寄存器的属性位支持下列3种操作模式： GPCM模式（参见10.3.1.2.2节，“可选寄存器（ORn）GPCM模式”） UPM模式（参见10.3.1.2.3节，“可选寄存器（ORn）UPM模式） SDRAM模式（参见10.3.1.2.4节，“可选寄存器（ORn）SDRAM模式”）根据为存贮体选择的三种机器中的哪一种，可选寄存器有不同的解释。10.3.1.2.1 地址屏蔽可选寄存器的地址屏蔽字段（ORnXAM,AM）屏蔽多达19个对应的ORnBA,XBA字段。在选择要访问的存贮体时，34位内部地址中的15个最低有效位不参与存贮体的地址匹配。单独屏蔽地址位允许使用不同大小地址范围的外部设备。字段中的地址屏蔽位可以以任何顺序被置位或清除，从而允许资源驻留在多个映射地址区域中。表10-5给出了256K4G字节的存贮体。表10-5. 存贮体大小与地址屏蔽的关系17-18 位AM存贮器大小110000_0000_0000_0000_04G字节111000_0000_0000_0000_02G字节111100_0000_0000_0000_01G字节111110_0000_0000_0000_0512M字节111111_0000_0000_0000_0256M字节111111_1000_0000_0000_0128M字节111111_1100_0000_0000_064M字节111111_1110_0000_0000_032M字节111111_1111_0000_0000_016M字节111111_1111_1000_0000_08M字节111111_1111_1100_0000_04M字节111111_1111_1110_0000_02M字节111111_1111_1111_0000_01M字节111111_1111_1111_1000_0512K字节111111_1111_1111_1100_0256K字节111111_1111_1110_1110_0128K字节111111_1111_1111_1111_064K字节111111_1111_1111_1111_132K字节10.3.1.2.2 可选寄存器（ORn）GPCM模式在对应的BRnMSEL选择GPCM模式时，图10-3显示了ORn的位字段。1 OR0在复位时被置位（GPCM是复位后所有存贮体控制器的缺省控制机），所有其他可选寄存器的所有位均被清除。图10-3. GPCM模式下的可选寄存器（ORn）GPCM模式的ORn字段的含义由表10-6给出。表10-6. ORnGPCM字段含义位名称描述0-16AMGPCM地址屏蔽。屏蔽对应的BRn位。单独屏蔽地址位允许使用不同大小地址范围的外部设备。字段中的地址屏蔽位可以以任何顺序被置位或清除，从而允许资源驻留在多个映射地址区域中。0屏蔽相应的地址位。1在基址和事务地址的比较中使用对应的地址位。见10.3.1.2.1 节的“地址屏蔽”。17-18保留19BCTLD禁止缓冲控制。在对当前存贮体访问期间禁止LBCTL有效。0 在对当前存贮体访问期间LBCTL有效1在对当前存贮体访问期间LBCTL无效20CSNT片选无效时间。决定在GPCM处理外部存贮器写访问期间和何时无效，这里假设ACS00（当ACS=00时，CSNT进行设置时，只有受影响）。这有助于满足慢速存贮器和外设的地址/数据的保持时间。0 和正常无效。1 和根据LCRRCLKDIV的值提前无效。LCRRCLKDIVCSNT含义X0和正常无效21和正常无效4或者81和提前四分之一总线时钟置反21-22ACS片选设置的地址。给出在GPCM处理外部存贮器访问时和地址变化关联的有效的延时。系统复位时，OR0ACS=11。LCRRCLKDIV值含义X00的输出和地址线时间一致。这里要注意它将覆盖CSNT的值，使CSNT=0。01保留210的输出在地址线之后的半个总线时钟周期11的输出在地址线之后的半个总线时钟周期4或者810的输出在地址线之后的四分之一个总线时钟周期11的输出在地址线之后的半个总线时钟周期23XACS片选设置的附加地址置位。该位将增加在GPCM处理外部存贮器访问时和地址变化关联的有效的延时。系统复位后，OR0XACS=1。0 片选设置的地址由OrxACS和LCRRCLKDIV决定1 片选设置的地址将扩展（LCRRCLKDIV=4或者8时，请参考表10-23和表10-24，在LCRRCLKDIV=2时请参考表10-25和表10-26）24-27SCY总线时钟的周期长度。在GPCM处理外部存贮器访问时，该字段将决定插入总线周期中的等待状态的数量。因此，这是决定周期长度的主要参数。总的周期长度依赖于其他的定时属性的设置。系统复位后，OR0SCY=1111。0000 无等待状态0001 1个总线时钟周期的等待状态1111 15个总线时钟周期的等待状态28SETA外部地址终止位0 由存贮器控制器内部终止地址，除非外部设备提前使信号有效终止操作。1 外部信号有效，从外部终止地址（只有可以终止访问）。29TRLX定时释放。修改慢速存贮器和外设的定时参数的设置。0 GPCM须正常定时。1 根据下列参数释放定时： 在地址和控制信号之间增加一个额外的周期（仅当ACS不为00时）。 将由SCY指定的等待状态的数量翻倍，最多可达30个等待状态 与EHTR协同延长读访问的保持时间 （仅当ACS不为00时）和信号在写期间提前一个周期无效。30EHTR读访问时的扩展保持时间。指示利用TRLX在当前存贮体读访问和下一次访问之间插入多少个周期。TRLXEHTR含义00存贮器控制器产生正常的定时。不插入附加的周期。01插入1个空闲时钟周期10插入4个空闲时钟周期11插入8个空闲时钟周期31EAD外部地址锁存延时。在使用外部地址锁存信号的时候允许附加的总线时钟周期。0 没有附加的总线时钟周期（LALE仅有效一个总线时钟周期）1 增加了附加的总线时钟周期（LALE有效由LCRREADC所指定的总线时钟周期数）10.3.1.2.3 可选寄存器（ORn）UPM模式在对应的BRnMSEL选择UPM机器时，ORn的位字段如图10-4所示。图10-4. UPM模式下的可选寄存器（ORn）表10-7说明UPM模式下的ORn中的各个字段。表10-7. ORnUPM字段说明位名称说明0-16AMGPCM地址屏蔽。屏蔽对应的BRn位。单独屏蔽地址位允许使用不同大小地址范围的外部设备。字段中的地址屏蔽位可以以任何顺序被置位或清除，从而允许资源驻留在多个映射地址区域中。0屏蔽相应的地址位。1在基址和事务地址的比较中使用对应的地址位。17-18保留19BCTLD禁止缓冲控制。在对当前存贮体访问期间禁止LBCTL有效。0 在对当前存贮体访问期间LBCTL有效1在对当前存贮体访问期间LBCTL无效20-22保留23BI突发禁止，指示该存贮体是否支持突发访问。0 该存贮体支持突发访问。1 该存贮体不支持突发访问。选定的UPM按单访问顺序执行突发。24-28保留29TRLX时钟释放。与EHTR协同扩展读访问的保持时间。30EHTR读访问时的扩展保持时间。指示利用TRLX在当前存贮体读访问和下一次访问之间插入多少个周期。TRLXEHTR含义00存贮控制器产生正常的定时。不插入附加的周期。01插入1个空闲时钟周期10插入4个空闲时钟周期11插入8个空闲时钟周期31EAD外部地址锁存延时。在使用外部地址锁存信号的时候允许附加的总线时钟周期。0 没有附加的总线时钟周期（LALE仅有效一个总线时钟周期）1 增加了附加的总线时钟周期（LALE有效由LCRREADC所指定的总线时钟周期数）10.3.1.2.4 可选寄存器（ORn）SDRAM模式在对应的BRnMSEL选择SDRAM机器时，ORn的位字段如图10-5所示。图10-5. SDRAM模式下的可选寄存器（ORn）表10-8说明SDRAM模式的ORn中的各个字段。表10-8. ORnSDRAM字段说明位名称说明0-16AMSDRAM地址屏蔽。屏蔽对应的BRn位。单独屏蔽地址位允许使用不同大小地址范围的外部设备。字段中的地址屏蔽位可以以任何顺序被置位或清除，从而允许资源驻留在多个映射地址区域中。可以在任意时刻对AM读写。0屏蔽相应的地址位。1在基址和事务地址的比较中使用对应的地址位。17-18保留19-21COLS列地址线的数目。设定SDRAM设备的列地址线的数目。000 7 100 11001 8 101 12010 9 110 13011 10 111 1422保留23-25ROWS行地址线的数目。设定SDRAM设备的行地址线的数目。000 9 100 13001 10 101 14010 11 110 15011 12 111 保留26PMSEL页模式选择，为连接到存贮控制器存贮体的SDRAM选择页模式。0 连续页模式（正常操作）。在总线空闲时关闭页。1 页一直打开，直到出现页不命中或刷新为止。27-30保留31EAD外部地址锁存延时。在使用外部地址锁存信号的时候允许附加的总线时钟周期。0 没有附加的总线时钟周期（LALE仅有效一个总线时钟周期）1 增加了附加的总线时钟周期（LALE有效由LCRREADC所指定的总线时钟周期数）10.3.1.3 UPM存贮器地址寄存器（MAR）图10-6列出了UPM存贮器地址寄存器（MAR）的各个字段。图10-6. UPM存贮器地址寄存器（MAR）表10-9说明了MAR的字段。表10-9. MAR字段说明位名称说明0-5保留6-31A在UPM RAM字中的AMX位的控制下，可以输出到地址信号线上的地址。10.3.1.4 UPM模式寄存器（MnMR）UPM模式寄存器（MAMR、MBMR和MCMR）包含3种UPM的配置，如图10-7所示。图10-7. UPM模式寄存器（MnMR）表10-10说明了UPM模式的字段。表10-10. MnMR字段说明位名称说明0保留1RFEN刷新允许。指示UPM需要刷新服务。如果在任一个UPM分配的片选上需要刷新服务，那么必须为UPMA（刷新执行部件）置位该位。如果MAMRRFEN=0，那么将不提供刷新服务，即使UPMB和/或UPMC将它们的RFEN置位。0 不需要刷新服务1 需要刷新服务2-3OP命令操作码。当存贮器访问命中了一个UPM分配的存贮体时，该字段确定由UPMn执行的命令。00 正常操作01 写入UPM阵列。在命中UPM分配的存贮体的下一次存贮器访问时，将MDR的内容写入MAD所指向的RAM单元。访问结束后，MAD自动增加。10 读UPM阵列。在命中UPM分配的存贮体的下一次存贮器访问时，将MAD所指向的RAM单元的内容读入MDR。访问结束后，MAD自动增加。11 运行模式。在命中UPM分配的存贮体的下一次存贮器访问时，执行写在RAM阵列中的模式。该模式从MAD指向的单元开始执行，直到RAM字中的LAST位置位为止。4UWPLLUPWAIT极性低有效。当在UPM模式时，设置LUPWAIT信号的极性。0 LUPWAIT高有效1 LUPWAIT低有效5-7AM地址复用尺寸。确定当前存储周期的地址以何种方式输出到地址信号线上。当要与设备接口，而该设备需要在相同信号线上进行行和列地址复用的时候，需要使用该字段。值LA0-LA15LA16LA17LA18LA19-LA28LA29LA30LA310000A8A9A10A11-A20A21A22A230010A7A8A9A10-A19A20A21A220100A6A7A8A9-A18A19A20A210110A5A6A7A8-A17A18A19A201000A4A5A6A7-A16A17A18A191010A3A4A5A6-A15A16A17A18110-111保留8-9DS禁用定时器周期。确保对UPMn控制的同一个存贮体访问之间的最小时间。该禁用定时器由RAM阵列字中的TODT位开启。超时后，UPMn允许该机器访问，处理到同一存贮体的存贮模式。也允许该UPMn访问不同的存贮体。为了避免对不同存贮体的后续访问之间发生冲突，RAM阵列中服务请求的最小模式必须小于DS所确定的周期。00 1个总线时钟禁用周期01 2个总线时钟禁用周期10 3个总线时钟禁用周期11 4个总线时钟禁用周期10-12G0CL0号通用线控制。在UPMn被选中用来控制存贮器访问时，确定哪根逻辑地址线可以输出到LGPL0信号线上。000 A12001 A11010 A10011 A9100 A8101 A7110 A6111 A513GPL4LGPL4输出线禁止。决定UPMn阵列中的对应位如何对LGPL4/LUPWAIT信号进行控制。见10-67页的表10-30。值LGPL4/LUPWAIT信号功能UPM字位的解释G4T1/DLT3G4T3/WAEN0LGPL4（输出）G4T1G4T31LUPWAIT（输入）DLT3WAEN14-17RLF读循环字段。决定在UPMn中为突发或单拍读模式所定义的循环的执行次数，或当MnMrOP=11时（运行命令模式）所执行的循环次数。0000 160001 10010 20011 31110 141111 1518-21WLF写循环字段。决定在UPMn中为突发或单拍写模式所定义的循环的执行次数。0000 160001 10010 20011 31110 141111 1522-25TLF刷新循环字段。决定在UPMn中为刷新服务模式所定义的循环的执行次数。0000 160001 10010 20011 31110 141111 1526-31MAD机器地址。所执行命令的RAM地址指针。该字段在每次UPM访问且OP位被设置成WRITE或者READ的时候加1。每个UPMn地址范围为64个字。10.3.1.5 存贮器刷新定时器预分频寄存器（MRTPR）如图10-8所示，MPTPR用来将系统时钟分频，为SDRAM和UPM刷新定时器提供时钟。图10-8. 存贮器刷新定时器预分频寄存器（MRTPR）表10-11说明了MRTPR的字段。表10-11. MRTPR字段说明位名称说明0-7PTP刷新定时器预分频器。决定刷新定时器输入时钟的周期。将系统时钟除以PTP，但该值为0x0000_0000时除外，它表示最大除数为256。8-31保留10.3.1.6 UPM数据寄存器（MDR）如图10-9，MDR包括UPM读或写命令从RAM阵列读出或写入的数据。必须在向UPM发送命令之前设置MDR。图10-9. UPM数据寄存器（MDR）表10-12说明了 MDRD。表10-12. MDR字段说明位名称说明0-31D当向UPM提供写或读命令时（MnMROP = 01 或者 MnMROP = 10），要从RAM阵列读出或写入RAM阵列的数据。10.3.1.7 局部总线SDRAM机寄存器（LSDMR）如图10-10所示，LSDMR用来配置附属于SDRAM的操作。图10-10. 局部总线SDRAM机寄存器（LSDMR）表10-13说明了LSDMR字段。表10-13. LSDMR字段说明位名称说明0保留1RFEN刷新允许。指示UPM需要刷新服务。0 不需要刷新服务1 需要刷新服务2-4OPSDRAM操作。当访问SDRAM设备时，选择进行的操作。见10.4.3.3节。“Intel PC133和JEDEC标准的SDRAM接口命令”。值含义用途000正常操作正常操作001自动刷新初始化010自动刷新调试011模式寄存器写初始化100预充电存贮体调试101预充电所有存贮体初始化110激活存贮体调试111无有效数据传输的读/写调试5-7保留8-10BSMA存贮体选择复用地址线。选择将哪些地址信号用作SDRAM的2-位存贮体选择地址。注意，只支持4个存贮体的SDRAM。000 LA12:13 100 LA16:17001 LA13:14 101 LA17:18010 LA14:15 110 LA18:19011 LA15:16 111 LA19:2011-13保留14-16RFRC刷新恢复。按总线时钟周期设置刷新恢复时间间隔。为REFRESH命令之后的ACTIVAVE或REFRESH命令定义最早的时间。见10.4.3.7.5节 “刷新恢复时间间隔”。000 保留 100 6个时钟001 3个时钟 101 7个时钟010 4个时钟 110 8个时钟011 5个时钟 111 16个时钟17-19PRETOACT为PRECHANGE命令之后的ACTIVAVE或REFRESH命令定义最早的时间（总线时钟周期等待状态的数量）。见10.4.3.7.1 节 “PRECHANGE到ACTIVAVE的时间间隔”。000 8 100 4001 1 101 5010 2 110 6011 3 111 720-22ACTTORW为ACTIVAVE命令之后的READ/WRITE命令定义最早的时间（总线时钟周期等待状态的数量）。见10.4.3.7.2 节 “ACTIVAVE到READ/WRITE的时间间隔”。000 8 100 4001 保留 101 5010 2 110 6011 3 111 723BL设置SDRAM访问的突发长度0 SDRAM突发长度为4。如果端口大小为16位，则使用该值。1 SDRAM突发长度为8。如果端口大小为32位或者8位，则使用该值。24-25保留26-27WRC写恢复时间。定义在最后一个数据写入SDRAM之后的PRECHANGE命令的最早的时间。见10.4.3.7.3 节“列地址到第一个数据输出CAS等待时间”。00 401 保留10 2
展开阅读全文