《EDA实验开发系统》PPT课件

第 5章 EDA实 验 开 发 系 统第 5章 EDA实 验 开 发 系 统5.1 G W48型 EDA实 验 开 发 系 统 原 理 与 使 用 介 绍5.2 G W48实 验 电 路 结 构 图5.3 G W48系 统 结 构 图 信 号 名 与 芯 片 引 脚 对 照 表5.4 G W48型 EDA实 验 开 发 系 统 使 用 示 例 第 5章 EDA实 验 开 发 系 统5.1 G W48型 EDA实 验 开 发 系 统 原 理 与 使 用 介 绍5.1.1 系 统 主 要 性 能 及 特 点 (1) GW48系 统 设 有 通 用 的 在 系 统 编 程 下 载 电 路 ， 可 对 Lattice、Xilinx、 Altera、 Vantis、 Atmel和 Cypress世 界 六 大 PLD公 司 各 种isp编 程 下 载 方 式 或 现 场 配 置 的 CPLD/FPGA系 列 器 件 进 行 实 验 或开 发 。 其 主 系 统 板 与 目 标 芯 片 板 采 用 接 插 式 结 构 ， 动 态 电 路 结构 自 动 切 换 工 作 方 式 ， 含 可 自 动 切 换 的 12种 实 验 电 路 结 构 模 式 。 第 5章 EDA实 验 开 发 系 统 (2) GW48系 统 基 于 “ 电 路 重 构 软 配 置 ” 的 设 计 思 想 ， 采 用了 I/O口 可 任 意 定 向 目 标 板 的 智 能 化 电 路 结 构 设 计 方 案 。 利 用 在系 统 微 控 制 器 对 I/O口 进 行 任 意 定 向 设 置 和 控 制 ， 从 而 实 现 了CPLD/FPGA目 标 芯 片 I/O口 与 实 验 输 入 /输 出 资 源 可 以 各 种 不 同方 式 连 接 来 构 造 形 式 各 异 的 实 验 电 路 的 目 的 。 (3) 系 统 除 丰 富 的 实 验 资 源 外 ， 还 扩 展 了 A/D、 D/A、 VGA视 频 、 PS/2接 口 、 RS232通 信 、 单 片 机 独 立 用 户 系 统 编 程 下 载 接口 、 48 MHz 高 频 时 钟 源 及 在 板 数 字 频 率 计 。 在 上 面 可 完 成 200多 种 基 于 FPGA和 CPLD的 各 类 电 子 设 计 和 数 字 系 统 设 计 实 验 与 开 发 项 目 ， 从 而 能 使 实 验 更 接 近 实 际 的 工 程 设 计 。 第 5章 EDA实 验 开 发 系 统 图 .1 G W48实 验 开 发 系 统 的 板 面 结 构 图 c扬 声 器 SW9键 模式选择 实验电路结构变换选择键 CLOCK0单 片 机 接 口 电 路 扬 声 器 连 接 VGA视频接口 RS-232串行接口J8键 8散热器 CON2目标板插座221 J6J4高频时钟源 48MHz晶体J2 GAL16V8/4JP2GAL16V8/374HC37374HC245 频 率 计 测 频 输入D1D2目标板插座 1发光管J1 高频组 中频组低频组 电源输出 J5+5VGNDSWG9 CON1J7 C38 +12VGND-12VD/A工作电源座电源开关 数 码 7 数 码 6 数 码 5 数 码 4 数 码 3 数 码 2 数 码 1键 1键 2键 3键 4键 5键 6键 7VR1IN1IN0AOUTAIN1AIN0 主 板信 号 输 入A/D 接 口PS/2 J3AS1 JP1CJP1BJP1AB8 RS-232B4 VGAB3 时 钟 频 率 选 择时 钟 发 生 电路接 口 电 路视 频 接 口 电路模式指示2在线下载接口电 源 输 入 接 口 电 路 切 换 座模 拟 接 口 电路 EU3EU2 数 /模 转 换 接 口 电路模/数转换接口电路 键系 统 复 位SW10D9D10D11D12D13D14D15D16数 码 8 B2适 配 座目 标 芯 片CPLD/FPGA目 标 芯片EDA实 验 开发J3B在线下载接口1 D3D4D5D6D7D8k1 信 号 输 入A/D信 号 输 出D/A 第 5章 EDA实 验 开 发 系 统5.1.2 系 统 工 作 原 理 图 .1为 GW48系 列 EDA实 验 开 发 系 统 的 板 面 结 构 图 ， 图5.2为 GW48系 统 目 标 板 插 座 引 脚 信 号 图 ， 图 5.3为 其 功 能 结 构 模块 图 。 图 5.3中 所 示 的 各 主 要 功 能 模 块 对 应 于 图 5.1的 器 件 位 置恰 好 处 于 目 标 芯 片 适 配 座 B2的 下 方 ， 由 一 微 控 制 器 担 任 。 其 各模 块 的 功 能 分 述 如 下 。 第 5章 EDA实 验 开 发 系 统 图 5.2 GW48系 统 目 标 板 插 座 引 脚 信 号 图2VCCCLOCK3CLOCK5CLOCK7CLOCK9CLOCK1PIO48VCCPIO46PIO44PIO42PIO40PIO38PIO36PIO34PIO32PIO30PIO28PIO26SPEAKER PIO31PIO29PIO27PIO33GNDPIO35PIO37PIO39PIO41PIO43PIO45PIO47PIO49CLOCK8GNDCLOCK6CLOCK0CLOCK2CLOCK4CLOCK10 在 线 编 程 座J3B/J3A VCCSEL0SEL1GNDGNDTDInSTATDOTMSTCKCON2CON1 目 标 板 插 座 2目 标 板 插 座 1 40394039 GNDVCCSEL0SEL1GND21TCKTDOTMSnSTATDI VCCGND PIO7PIO5PIO3PIO1PIO9PIO25PIO23PIO21PIO19PIO17PIO15PIO13PIO11PIO10PIO2PIO4PIO6PIO8PIO12PIO14PIO16PIO18PIO20PIO22PIO24PIO0 1 第 5章 EDA实 验 开 发 系 统 图 5.3 G W48实 验 开 发 系 统 功 能 结 构 图择 器实 验 与 接口 方 式 选I/O接 口 信 息 交 换 通 道信 息 显 示 方 式 控 制接 口 控 制 信 息信 息 矢 量 通 道信 号 源 选 择 控 制 矢 量 转 换接 口 信 息 示 模 块输 出 显ispLSIispLSI BL7模 块 BL5BL3BL2接 口 方式 与 接口 信 息矢 量 总控 制 模块BL6 模 块矢 量 转 换接 口 信 息BL4块源 发 生 模实 验 信 号BL1 第 5章 EDA实 验 开 发 系 统 (1) BL1： 实 验 或 开 发 所 需 的 各 类 基 本 信 号 发 生 模 块 。 其 中包 括 最 多 8通 道 的 单 次 脉 冲 信 号 发 生 器 、 高 低 电 平 信 号 发 生 器 、BCD码 或 8421码 (十 六 进 制 )信 号 发 生 器 。 所 有 这 些 信 号 的 发 生 主要 由 BL6主 控 单 元 产 生 ， 并 受 控 于 系 统 板 上 的 8个 控 制 键 。 (2) L5： CPLD/FPGA输 出 信 息 显 示 模 块 ， 其 中 包 括 直 通非 译 码 显 示 、 BCD码 7段 译 码 显 示 、 8421码 7段 译 码 显 示 、 两 组 8位 发 光 管 显 示 、 十 六 进 制 输 入 信 号 显 示 指 示 、 声 响 信 号 指 示 等 。同 样 ， 所 有 这 些 显 示 形 式 及 形 式 的 变 换 皆 由 BL6转 换 和 独 立 控 制 。 第 5章 EDA实 验 开 发 系 统 (3) 在 BL6的 监 控 程 序 中 安 排 了 多 达 11种 形 式 各 异 的 信 息矢 量 分 布 ， 即 电 路 重 构 软 配 置 。 由 此 可 见 ， 虽 然 GW48系 统从 硬 件 结 构 上 看 ， 是 一 个 完 全 固 定 下 来 的 实 验 系 统 ， 但 其 功 能结 构 却 等 同 于 11套 接 口 迥 异 的 实 验 系 统 (参 见 第 5.2节 )。 (4) BL3： 此 模 块 主 要 是 由 一 目 标 芯 片 适 配 座 以 及 上 面 的CPLD/FPGA目 标 芯 片 和 编 程 下 载 电 路 构 成 。 通 过 更 换 插 有 不同 型 号 目 标 器 件 的 目 标 板 ， 就 能 对 多 种 目 标 芯 片 进 行 实 验 。 第 5章 EDA实 验 开 发 系 统 (5) BL6使 GW48系 统 的 应 用 结 构 灵 活 多 变 。 实 际 应 用 中 ，该 模 块 自 动 读 取 BL7的 选 择 信 息 ， 以 确 定 信 息 矢 量 分 布 。 实 验前 ， 可 根 据 实 验 类 型 ， 以 及 所 需 的 CPLD/FPGA目 标 芯 片 的 I/O接 口 位 置 ， 从 15张 实 验 电 路 结 构 图 (第 5.2节 )找 到 相 适 应 的 实 验系 统 功 能 结 构 ， 并 将 该 图 的 编 号 键 入 BL7， 系 统 即 进 入 了 所 需要 的 接 口 和 实 验 模 式 。 第 5章 EDA实 验 开 发 系 统5.1.3 系 统 主 板 结 构 与 使 用 方 法 如 前 所 述 ， GW48系 统 的 电 路 结 构 是 可 控 的 ， 即 可 通 过 控制 接 口 键 ， 使 之 改 变 连 接 方 式 以 适 应 不 同 的 实 验 需 要 。 因 此 ，从 物 理 结 构 上 看 ， 实 验 板 的 电 路 结 构 是 固 定 的 ， 但 其 内 部 的 信息 流 在 控 制 器 的 控 制 下 将 发 生 很 大 的 变 化 。 采 用 这 种 “ 电 路 重构 软 配 置 ” 设 计 方 案 的 目 的 有 三 个 ： 适 应 更 多 的 实 验 与 开 发 项目 ； 适 应 更 多 的 PLD公 司 的 器 件 ； 适 应 更 多 的 不 同 封 装 的 FPGA和 CPLD器 件 。 系 统 板 面 主 要 部 件 及 其 使 用 方 法 的 说 明 如 下 。 第 5章 EDA实 验 开 发 系 统 (1) SWG9/SW9： 图 5.3的 BL7主 要 由 图 5.1上 的 SWG9和SW9构 成 。 通 过 它 的 选 择 ， 能 使 实 验 板 产 生 10种 不 同 的 实 验 结构 。 控 制 方 法 如 下 ： 实 验 前 ， 根 据 某 一 实 验 对 FPGA/CPLD目标 芯 片 的 接 口 需 求 ， 在 5.2节 的 15张 实 验 电 路 结 构 图 中 选 择 一种 适 用 的 结 构 ， 例 如 选 择 了 图 5.8， 需 按 动 系 统 板 上 的 SW9键 ，直 至 数 码 管 SWG9显 示 3， 于 是 系 统 即 进 入 了 图 5.8所 示 的 实验 电 路 结 构 。 但 当 SWG9显 示 为 A时 ， 系 统 板 即 变 成 一 台 数 字频 率 计 ， 测 频 输 入 端 为 系 统 板 右 下 角 的 JP1B插 座 ， 测 频 范 围 为1 Hz 500 kHz。 第 5章 EDA实 验 开 发 系 统 (2) B2： 这 是 一 块 插 于 主 系 统 板 上 的 目 标 芯 片 适 配 座 。 对 于不 同 的 目 标 芯 片 将 有 不 同 的 适 配 座 。 可 用 的 目 标 芯 片 包 括 目 前世 界 上 最 大 的 六 家 FPGA/CPLD厂 商 的 所 有 具 备 isp下 载 功 能 的CPLD和 FPGA。 目 标 板 上 的 芯 片 引 脚 由 “ I/Ox”或 单 纯 输 入 引 脚表 示 ， 其 中 的 x为 I/O口 的 序 号 ， 它 们 又 对 应 各 自 的 引 脚 序 号 。 如ispLSI1032E的 “ I/O25”对 应 第 54引 脚 ， 而 XCS05的 “ I/O25”则 对应 第 37引 脚 (参 见 5.3节 )， 其 他 公 司 不 同 的 芯 片 也 对 应 不 同 的 引脚 数 。 但 是 ， GW48系 统 板 上 只 有 一 对 目 标 板 插 座 (图 5.2)， 如 何适 应 不 同 公 司 的 不 同 的 CPLD/FPGA目 标 芯 片 呢 ？ 方 法 是 如 图 5.2那 样 ， 将 系 统 板 上 的 两 条 共 78芯 的 目 标 板 插 座 CON1/CON2与 目标 芯 片 引 脚 相 连 的 端 口 定 义 为 PIOx或 CLOCKx， 而 使 它 们 又 对 应 于 5.2节 的 实 验 电 路 结 构 图 上 的 PIOx引 脚 。 第 5章 EDA实 验 开 发 系 统然 后 将 此 目 标 板 插 座 上 的 信 号 名 与 不 同 的 FPGA和 CPLD芯 片 的引 脚 信 号 列 出 对 照 表 (5.3节 )。 例 如 ， 对 于 一 块 插 有 ispLSI1032E的 目 标 板 ， 在 实 验 中 ， 此 芯 片 的 I/O57(2引 脚 号 )将 与 系 统 板 定义 的 CLOCK9相 连 ， CLOCK9又 恰 好 与 系 统 板 右 下 方 (图 5.1)的高 频 组 时 钟 信 号 相 接 。 于 是 ， 对 于 不 同 的 适 配 座 上 目 标 芯 片 的引 脚 号 将 与 主 系 统 板 上 的 适 配 引 脚 PIOx和 CLOCKx有 不 同 的 对应 关 系 。 第 5.3节 列 出 了 10种 芯 片 对 系 统 板 引 脚 的 对 应 关 系 ， 以利 在 实 验 时 经 常 查 用 。 第 5章 EDA实 验 开 发 系 统 (3) J3B/J3A： 如 果 仅 是 作 为 教 学 实 验 之 用 ， 系 统 板 上 的 目标 芯 片 适 配 座 无 须 拔 下 ， 但 如 果 要 进 行 应 用 系 统 开 发 、 产 品 开发 、 电 子 设 计 竞 赛 等 开 发 实 践 活 动 ， 在 系 统 板 上 完 成 初 步 仿 真设 计 后 ， 就 有 必 要 将 连 有 目 标 芯 片 的 适 配 座 拔 下 插 在 自 己 的 应用 系 统 上 进 行 调 试 测 试 。 为 了 避 免 由 于 需 要 更 新 设 计 程 序 和 编程 下 载 而 反 复 插 拔 目 标 芯 片 适 配 座 ， GW48系 统 设 置 了 一 对 在线 编 程 下 载 接 口 座 J3A和 J3B。 图 5.2列 出 了 此 接 口 座 的 连 接 信号 ， 此 接 口 插 座 可 适 用 于 不 同 PLD公 司 的 FPGA/CPLD的 配 置 和编 程 下 载 ， 具 体 的 引 脚 连 接 方 式 可 参 见 表 5.1。 J3B在 目 标 芯 片适 配 座 上 ， J3A在 主 系 统 板 上 。 只 要 用 一 根 系 统 附 带 的 通 信 线 就 能 用 自 己 系 统 上 的 目 标 芯 片 进 行 在 线 编 程 了 ， 从 而 可 直 接 感受 在 系 统 (ISP)， 或 现 场 可 编 程 (FPGA)的 巨 大 优 越 性 。 第 5章 EDA实 验 开 发 系 统表 5.1 在 线 编 程 座 各 引 脚 与 不 同 PLD公 司 器 件 编 程 下 载 接 口 说 明 Lattice Altera/Atmel Xilinx Vantis PLD 公 司 在 线 编 程 座 引 脚 ispLSI ispCPLD FPGA ispCPLD FPGA CPLD TCK SCLK TCK DCLK TCK CCLK TCK TDO MODE DO CONF_DONE TDO DONE TMS TMS ISPEN TMS NCONFIG TMS /PROGRAM TDI NSTA SDO NSTATUS TDO TDI SDI TDI DATA0 TDI DIN TRST SEL0 GND VCC VCC GND GND VCC SEL1 GND VCC VCC VCC VCC GND 第 5章 EDA实 验 开 发 系 统 (4) J2： 为 并 行 通 信 接 口 ， 通 过 通 信 线 与 微 机 的 打 印 机 口 相连 。 EDA软 件 的 下 载 控 制 信 号 和 CPLD/FPGA的 目 标 码 将 通 过 J2接 口 ， 完 成 对 B2上 的 目 标 芯 片 的 编 程 下 载 。 编 程 电 路 模 块 能 自动 识 别 目 标 芯 片 适 配 座 上 不 同 PLD公 司 的 CPLD/FPGA芯 片 及 其下 载 方 式 ， 并 作 出 相 应 的 下 载 适 配 操 作 ， 这 为 实 验 和 系 统 开 发带 来 极 大 的 方 便 。 此 外 应 注 意 ， 下 载 结 束 后 ， 一 般 不 必 拔 下 并行 口 的 插 头 ， 目 标 芯 片 也 能 正 常 工 作 。 但 在 刚 开 机 后 ， 由 于 PC机 的 并 行 口 复 位 电 平 与 各 公 司 芯 片 下 载 电 平 的 不 一 致 ， 将 会 影响 芯 片 的 工 作 。 第 5章 EDA实 验 开 发 系 统 (5) 键 1 8： 为 实 验 信 号 控 制 键 ， 它 的 功 能 及 其 与 主 系 统的 连 接 方 式 随 SW9的 模 式 选 择 而 变 ， 使 用 中 需 参 见 5.2节 。 (6) 数 码 1 8/D1 D16： 前 者 是 LED数 码 显 示 器 ， 后 者 是发 光 管 ， 它 们 的 显 示 方 式 和 连 线 形 式 也 与 SW9的 输 入 码 有 关 ，使 用 中 也 需 参 见 5.2节 。 第 5章 EDA实 验 开 发 系 统 (7) JP1A/JP1B/JP1C： 为 时 钟 频 率 选 择 模 块 。 通 过 短 路 帽 的不 同 接 插 方 式 ， 使 目 标 芯 片 获 得 不 同 的 时 钟 频 率 信 号 。 对 于JP1C， 同 时 只 能 插 一 个 短 路 帽 ， 以 便 选 择 输 向 CLOCK0的 一 种频 率 。 由 于 CLOCK0可 选 的 频 率 比 较 多 ， 所 以 比 较 适 合 于 目 标芯 片 对 信 号 频 率 或 周 期 测 量 等 设 计 项 目 的 信 号 输 入 端 。 JP1B分三 个 频 率 源 组 ， 即 如 系 统 板 所 示 的 高 频 组 、 中 频 组 和 低 频 组 ，它 们 分 别 对 应 三 组 时 钟 输 入 端 。 例 如 ， 将 三 个 短 路 帽 分 别 插 于JP1B座 的 2 Hz、 1024 Hz和 12 MHz， 而 另 三 个 短 路 帽 分 别 插 于JP1A座 的 CLOCK4、 CLOCK7和 CLOCK8， 这 时 输 向 目 标 芯 片的 三 个 引 脚 CLOCK4、 CLOCK7和 CLOCK8分 别 获 得 上 述 三 个信 号 频 率 。 需 要 特 别 注 意 的 是 ， 每 一 组 频 率 源 及 其 对 应 时 钟 输 入 端 ， 分 别 只 能 插 一 个 短 路 帽 。 也 就 是 说 ， 通 过 JP1A/B的 组 合频 率 选 择 ， 最 多 只 能 提 供 三 个 时 钟 频 率 。 第 5章 EDA实 验 开 发 系 统 (8) 目 标 芯 片 的 声 讯 输 出 S1： 可 以 通 过 在 JP1B最 上 端 是 否插 短 路 帽 来 选 择 是 否 将 扬 声 器 接 到 目 标 芯 片 的 SPEAKER(图 5.2)口 上 ， 即 PIO50。 如 对 于 ispLSI1032， 此 口 对 应 其 I/O50(PIN5)，对 于 FLEX10K， 对 应 CLRn(PIN3)。 (9) J7： 为 PS/2接 口 。 通 过 此 接 口 ， 可 以 将 PC机 的 键 盘 或鼠 标 与 GW48系 统 的 目 标 芯 片 相 连 ， 从 而 完 成 PS/2通 信 与 控 制方 面 的 接 口 实 验 。 连 接 方 式 参 见 “ 结 构 图 NO.5B”(图 5.16)。 第 5章 EDA实 验 开 发 系 统 (10) J6： J6为 VGA视 频 接 口 ， 通 过 它 可 完 成 目 标 芯 片 对VGA显 示 器 的 控 制 。 比 如 使 目 标 芯 片 向 VGA显 示 器 输 出 一 个 标准 的 VGA显 示 信 号 。 连 接 方 式 参 见 “ 电 路 结 构 图 NO.2”(图 5.7)。 (11) EU3： 单 片 机 接 口 电 路 ， 它 与 目 标 板 的 连 接 方 式 也 已标 于 主 系 统 板 上 。 连 接 方 式 可 参 见 “ 实 验 电 路 结 构 图 NO.5B”(图5.16)。 注 意 ： 平 时 不 能 插 单 片 机 ， 以 防 冲 突 。 第 5章 EDA实 验 开 发 系 统 (12) J8/B8： J8为 RS-232串 行 通 信 接 口 ， B4是 其 接 口 电 路 ，此 接 口 电 路 是 为 单 片 机 与 PC机 通 信 准 备 的 。 当 目 标 板 上FPGA/CPLD器 件 需 要 直 接 与 PC机 进 行 串 行 通 信 时 ， 可 参 见“ 实 验 电 路 结 构 图 NO.5B”(图 5.16)， 用 两 根 短 线 短 接 主 板 上 的“ 单 片 机 系 统 ” 座 上 的 两 对 孔 。 例 如 希 望 PC机 串 口 的 RXT和TXT分 别 与 系 统 上 的 目 标 器 件 的 PIO29和 PIO30相 接 ， 则 可 将此 20个 PIN座 的 PIN2与 PIN18、 PIN3和 PIN17分 别 短 接 。 第 5章 EDA实 验 开 发 系 统 (13) EU2/AOUT/JP2： EU2为 D/A转 换 接 口 电 路 。 利 用 此 电 路模 块 ， 可 以 完 成 目 标 板 芯 片 与 D/A转 换 器 的 接 口 实 验 或 相 应 的 开发 。 它 们 之 间 的 连 接 方 式 可 参 阅 5.2节 的 “ 实 验 电 路 结 构 图NO.5C”(图 5.17)， PIO24 31D0 D7， PIO38WR。 D/A的 模拟 信 号 的 输 出 接 口 是 AOUT。 JP2为 转 换 方 式 和 输 出 方 式 选 择 座 。如 系 统 板 于 JP2处 所 示 ： 当 短 路 “ D/A锁 存 ” 时 ， 则 D/A的 信 号WR将 受 PIO36信 号 的 控 制 ， 完 成 数 据 锁 存 的 输 入 方 式 ； 当 短 路“ D/A直 通 ” ， 则 D/A的 信 号 WR不 受 PIO36信 号 的 控 制 ， 数 据 将直 通 输 入 ； 当 短 路 “ 0 to +5”时 ， D/A的 模 拟 输 出 幅 度 处 于 0+12 V间 ； 当 分 别 短 路 “ -5 to + ” 时 ， D/A的 模 拟 输 出 幅 度 处于 -12 V +12 V间 ： 当 分 别 短 路 “ 滤 波 0”与 “ 滤 波 1”时 ， D/A 的 模 拟 输 出 将 获 得 不 同 程 度 的 滤 波 效 果 。 另 外 需 注 意 ， 进 行 D/A接 口 实 验 时 ， 需 要 接 上 12 V工 作 电 源 ， 插 座 在 主 板 的 左 上 角 ，请 注 意 极 性 。 第 5章 EDA实 验 开 发 系 统 (14) ADC0809/AIN0/AIN1： 外 界 模 拟 信 号 可 以 分 别 通 过 系统 板 左 下 侧 的 两 个 输 入 端 AIN0和 AIN1进 入 A/D转 换 器 ADC0809的 输 入 通 道 IN0和 IN1， ADC0809与 目 标 芯 片 直 接 相 连 。 通 过 适当 设 计 ， 目 标 芯 片 可 以 完 成 对 ADC0809的 工 作 方 式 确 定 、 输 入端 口 选 择 、 数 据 采 集 与 处 理 等 所 有 控 制 工 作 ， 并 可 通 过 系 统 板提 供 的 译 码 显 示 电 路 ， 将 测 得 的 结 果 显 示 出 来 。 此 项 实 验 首 先需 参 阅 5.2节 的 “ 实 验 电 路 结 构 图 NO.5A”(图 5.15)的 有 关 0809与目 标 芯 片 的 接 口 方 式 ， 同 时 仔 细 了 解 系 统 板 上 的 接 插 方 法 以 及有 关 0809工 作 时 序 和 引 脚 信 号 功 能 方 面 的 资 料 。 注 意 ： 不 用 0809时 ， 需 将 左 下 角 JP2的 “ A/D禁 止 ” 用 短 路 帽 短 接 。 第 5章 EDA实 验 开 发 系 统 (15) JP2(左 下 角 座 )： 它 们 的 接 口 方 式 是 ： D0D7PI016 23， Addr.PIO32A25， PIO33ALE(22)，PIO34START(6)。 若 将 插 座 JP2的 “ A/D使 能 ” 短 路 、 A/D禁止 开 路 ， 则 有 PIO35ENABLE(9)； 使 “ A/D使 能 ” 开 路 、“ A/D禁 止 ” 短 路 ， 则 使 0ENABLE(9)， 表 示 禁 止 0809的 工作 ， 使 它 的 所 有 输 出 端 为 高 阻 态 。 若 将 插 座 JP2的 “ 转 换 结 束 ”短 路 ， 则 使 PIO36EOC(7)， 由 此 可 使 目 标 芯 片 对 ADC0809的转 换 状 态 进 行 测 控 。 第 5章 EDA实 验 开 发 系 统 (16) VR1/AIN1： VR1电 位 器 ， 通 过 它 可 以 产 生 0 +5 V幅度 可 调 的 电 压 ， 其 输 入 口 是 0809的 IN1(与 外 接 口 AIN1相 连 ，但 当 AIN1插 入 外 输 入 插 头 时 ， VR1将 与 IN1自 动 断 开 )。 若 利 用VR1产 生 被 测 电 压 ， 则 需 使 0809的 25脚 置 高 电 平 ， 即 选 择 IN1通 道 。 第 5章 EDA实 验 开 发 系 统 (17) AD574A： 就 一 般 的 工 业 应 用 来 说 ， AD574A属 高 速高 精 度 A/D器 件 ， 应 用 十 分 广 泛 。 对 于 GW48-C附 有 一 个AD574A插 座 。 主 板 上 已 接 成 双 极 性 输 入 方 式 ， 信 号 输 入 口 是AIN0。 AD574A内 置 有 10 V精 密 参 考 电 压 源 ， 输 入 采 样 电 压 范围 是 -10 V +10 V， 精 度 12位 ， 最 高 位 是 符 号 位 ， 转 换 速 度 20 s(AD574)或 10 s(AD1674)。 接 线 方 式 如 表 5.2所 示 。 使 用 时 ， 需 将 系 统 板 上 的 两 个 3针 座 J10短 路 帽 靠 右 插 ， J11短 路 帽 靠 左 插 ， 以 使 PIO33与 STATUS(PIN28)及 AD574的CE(PIN6)与 VCC相 接 。 注 意 ： 用 AD574时 要 接 -12 V电 压 ； 不 用AD574时 应 将 J10、 J11的 短 路 帽 还 原 。 使 用 前 需 参 阅 有 关 AD574的 工 作 时 序 和 引 脚 信 号 功 能 方 面 的 资 料 。 第 5章 EDA实 验 开 发 系 统表 5.2 G W48-C系 统 上 AD574/1674引 脚 端 口 与 目 标 器 件 引 脚 连 接 对 照 表 AD574端 口 DB0 DB1 DB2 DB3 DB4 DB5 DB6 DB7 DB8 目 标 芯 片 引 脚 PIO16 PIO17 PIO18 PIO19 PIO20 PIO21 PIO22 PIO23 PIO40 AD574端 口 DB9 DB10 DB11 12/8 CS A0 R/C CE STATUS 目 标 芯 片 引 脚 PIO41 PIO42 PIO43 PIO34 PIO37 PIO36 PIO35 VCC/GND PIO33 第 5章 EDA实 验 开 发 系 统 (18) AIN0的 特 殊 用 法 ： 系 统 板 上 设 置 了 一 个 比 较 器 电 路 ，主 要 由 LM311组 成 。 若 与 D/A电 路 相 结 合 ， 可 以 将 目 标 器 件 设计 成 逐 次 比 较 型 A/D变 换 器 的 控 制 器 件 。 (19) SW10： 系 统 复 位 键 。 此 键 是 系 统 板 上 负 责 监 控 的 微处 理 器 的 复 位 控 制 键 ， 同 时 也 与 接 口 单 片 机 AT89C2051的 复 位端 相 连 。 因 此 ， 可 兼 作 单 片 机 的 复 位 键 。 第 5章 EDA实 验 开 发 系 统 (20) J4： 48/50 MHz高 频 时 钟 源 。 为 了 充 分 利 用 FPGA和CPLD的 高 速 特 性 ， 可 以 用 一 根 线 将 J4处 的 “ 高 频 时 钟 源 ” 插 座的 一 端 与 “ 时 钟 频 率 选 择 ” 插 座 JP1A左 排 的 一 端 相 连 ， 但 要 拔去 相 应 的 短 路 帽 。 (21) CON1/2： 目 标 芯 片 适 配 座 B2的 插 座 ， 在 目 标 板 的 下方 。 两 条 插 座 的 78个 插 座 的 连 接 信 号 如 图 5.2所 示 ， 此 图 为 用 户对 实 验 开 发 系 统 作 二 次 开 发 提 供 条 件 。 第 5章 EDA实 验 开 发 系 统5.2 G W48实 验 电 路 结 构 图5.2.1 实 验 电 路 信 号 资 源 符 号 图 说 明 结 合 图 5.4， 以 下 对 实 验 电 路 结 构 图 中 出 现 的 信 号 资 源 符 号功 能 作 出 一 些 说 明 。 (1) 图 5.4 (a)是 十 六 进 制 7段 全 译 码 器 ， 它 有 7位 输 出 ， 分 别接 7段 数 码 管 的 7个 显 示 输 入 端 ： a、 b、 c、 d、 e、 f和 g。 它 的 输入 端 为 D、 C、 B、 A， 其 中 ， D为 最 高 位 ， A为 最 低 位 。 例 如 ，若 所 标 输 入 的 口 线 为 PIO19 16， 表 示 PIO19接 D， 18接 C， 17接 B， 16接 A。 第 5章 EDA实 验 开 发 系 统 (2) 图 5.4 (b)是 高 低 电 平 发 生 器 ， 每 按 键 一 次 ， 输 出 电 平 由高 到 低 或 由 低 到 高 变 化 一 次 ， 且 输 出 为 高 电 平 时 ， 所 按 键 对 应的 发 光 管 变 亮 ， 反 之 不 亮 。 (3) 图 5.4 (c)是 十 六 进 制 码 (8421码 )发 生 器 ， 由 对 应 的 键 控制 输 出 4位 二 进 制 构 成 的 1位 十 六 进 制 码 ， 数 的 范 围 是 00001111， 即 H0 HF。 每 按 键 一 次 ， 输 出 递 增 1， 输 出 进 入 目 标 芯片 的 4位 二 进 制 数 将 显 示 在 该 键 对 应 的 数 码 管 上 。 第 5章 EDA实 验 开 发 系 统 (4) 直 接 与 7段 数 码 管 相 连 的 连 接 方 式 的 设 置 是 为 了 便 于 对 7段 显 示 译 码 器 的 设 计 学 习 。 以 图 5.7为 例 ， 图 中 所 标 PIO46PIO40接 g、 f、 e、 d、 c、 b、 a表 示 PIO46 PIO40分 别 与 数 码 管的 7段 输 入 g、 f、 e、 d、 c、 b、 a相 接 。 (5) 图 5.4 (d)是 单 次 脉 冲 发 生 器 ， 每 按 一 次 键 ， 输 出 一 个 脉冲 ， 与 此 键 对 应 的 发 光 管 也 会 闪 亮 一 次 ， 时 间 20 ms。 第 5章 EDA实 验 开 发 系 统 (6) 实 验 电 路 结 构 图 N0.5、 NO.5A、 NO.5B、 NO.5C是 同 一种 电 路 结 构 ， 只 不 过 是 为 了 清 晰 起 见 ， 将 不 同 的 接 口 方 式 分 别画 出 而 已 。 由 此 可 见 ， 它 们 的 接 线 有 一 些 是 重 合 的 ， 因 此 只 能分 别 进 行 实 验 ， 而 实 验 电 路 结 构 图 模 式 都 选 5。 (7) 图 5.4(e)是 琴 键 式 信 号 发 生 器 ， 当 按 下 键 时 ， 输 出 为 高电 平 ， 对 应 的 发 光 管 发 亮 ； 当 松 开 键 时 ， 输 出 为 低 电 平 。 此 键的 功 能 可 用 于 手 动 控 制 脉 冲 的 宽 度 ， 具 有 琴 键 式 信 号 发 生 器 的实 验 结 构 图 是 图 5.8。 第 5章 EDA实 验 开 发 系 统图 5.4 实 验 电 路 信 号 资 源 符 号 图 译 码 器 (a) (b) HEX (c) 单 脉 冲 (d) (e) 第 5章 EDA实 验 开 发 系 统5.2.2 各 实 验 电 路 结 构 特 点 与 适 用 范 围 简 述 (1) 结 构 图 NO.0 (图 5.5)： 目 标 芯 片 的 PIO16 PIO47共 8组 4位二 进 制 码 输 出 ， 经 译 码 器 可 显 示 于 实 验 系 统 上 的 8个 数 码 管 。 键1和 键 2可 分 别 输 出 两 个 4位 二 进 制 码 。 一 方 面 这 4位 码 输 入 目 标芯 片 的 PIO11 PIO8和 PIO15 PIO12， 另 一 方 面 ， 可 以 观 察 发光 管 D1 D8来 了 解 输 入 的 数 值 。 例 如 ， 当 键 1控 制 输 入 PIO11PIO8的 数 为 HA时 ， 则 发 光 管 D4和 D2亮 ， D3和 D1灭 。 电 路 的 键8至 键 3分 别 控 制 一 个 高 低 电 平 信 号 发 生 器 向 目 标 芯 片 的 PIO7PIO2输 入 高 电 平 或 低 电 平 ， 扬 声 器 接 在 SPEAKER上 ， 具 体 接 在哪 一 引 脚 要 看 目 标 芯 片 的 类 型 ， 这 需 要 查 阅 5.3节 。 例 如 目 标 芯片 为 FLEX10K10， 则 扬 声 器 接 在 3引 脚 上 。 目 标 芯 片 的 时 钟 输 入未 在 图 上 标 出 ， 也 需 查 阅 5.3节 。 例 如 ， 目 标 芯 片 为 XC95108，则 输 入 此 芯 片 的 时 钟 信 号 有 CLOCK0 CLOCK10， 共 11个 可 选 的 输 入 端 ， 对 应 引 脚 为 65 80。 具 体 的 信 号 输 入 方 法 ， 可 参 阅5.1节 。 此 电 路 可 用 于 设 计 频 率 计 、 周 期 计 和 计 数 器 等 。 第 5章 EDA实 验 开 发 系 统 (2) 结 构 图 NO.1 (图 5.6)： 适 用 于 作 加 法 器 、 减 法 器 、 比 较器 或 乘 法 器 。 如 欲 设 计 加 法 器 ， 可 利 用 键 4和 键 3输 入 8位 加 数 ，键 2和 键 1输 入 8位 被 加 数 ， 输 入 的 加 数 和 被 加 数 将 显 示 于 键 对应 的 数 码 管 4 1， 相 加 的 和 显 示 于 数 码 管 6和 5。 可 令 键 8控 制此 加 法 器 的 最 低 位 进 位 。 第 5章 EDA实 验 开 发 系 统 图 5.5 实 验 电 路 结 构 图 NO.0 数 码 8 数 码 7 数 码 6 数 码 5 数 码 4 数 码 3 数 码 2 数 码 1 FPGA/CPLD 目 标 芯 片 实 验 电 路 结 构 图 NO.0 PIO19-PIO16 PIO23-PIO20 PIO27-PIO24 PIO31-PIO28 PIO35-PIO32 PIO39-PIO36 PIO43-PIO40 PIO47-PIO44 SP EA KE R 译 码 器 译 码 器 译 码 器 译 码 器 译 码 器译 码 器译 码 器译 码 器 D7D8 D5D6 D3D4 D1D2 PIO7 键 8 D16 PIO6 键 7 D15 PIO5 键 6 D14 PIO4 键 5 D13 PIO3 键 4 D12 PIO2 键 3 D11 HEX 键 2 HEX 键 1 PIO7-PIO2 PIO11-PIO8 PIO15-PIO12 8 7 6 5 4 3 2 1 扬声器 第 5章 EDA实 验 开 发 系 统 图 5.6 实 验 电 路 结 构 图 NO.1 FPGA/CPLD目 标 芯 片实 验 电 路 结 构 图NO.1PIO19-PIO16PIO23-PIO20PIO27-PIO24PIO31-PIO28 SPEAKER译 码 器 译 码 器 译 码 器译 码 器键 8D16 键 7D15 键 6 键 5 HEX键 4 HEX键 3 HEX键 2 HEX键 18 7 6 5 4 3 2 1 扬声器D8 PIO38D7 PIO37D6 PIO36D5 PIO35D4 PIO34D3 PIO33D2 PIO32D1PIO39 PIO39-PIO32PIO49PIO48PIO15-PIO12PIO11-PIO8PIO7-PIO4PIO3-PIO0 第 5章 EDA实 验 开 发 系 统 (3) 结 构 图 NO.2 (图 5.7)： 可 用 于 作 VGA视 频 接 口 逻 辑 设 计 ，或 使 用 数 码 管 8至 数 码 管 5作 7段 显 示 译 码 方 面 的 实 验 。 (4) 结 构 图 NO.3 (图 5.8)： 特 点 是 有 8个 琴 键 式 键 控 发 生 器 ，可 用 于 设 计 作 八 音 琴 等 电 路 系 统 。 第 5章 EDA实 验 开 发 系 统 (5) 结 构 图 NO.4 (图 5.9)： 适 合 于 设 计 移 位 寄 存 器 、 环 形 计数 器 等 。 电 路 特 点 是 : 当 在 所 设 计 的 逻 辑 中 有 串 行 二 进 制 数 从PIO10输 出 时 ， 若 利 用 键 7作 为 串 行 输 出 时 钟 信 号 ， 则 PIO10的串 行 输 出 数 码 可 以 在 发 光 管 D8 D1上 逐 位 显 示 出 来 ， 这 能 很直 观 地 看 到 串 出 的 数 值 。 第 5章 EDA实 验 开 发 系 统 图 5.7 实 验 电 路 结 构 图 NO.2 FPGA/CPLD目 标 芯 片实 验 电 路 结 构 图NO.2PIO3-PIO0PIO7-PIO4PIO11-PIO8PIO15-PIO12PIO22-PIO16PIO30-PIO24PIO38-PIO32PIO46-PIO40译 码 器 译 码 器译 码 器译 码 器键 8 键 7 键 6 键 5 键 4 键 3 键 2 键 1 PIO488 7 6 5 4 3 2 1PIO46-PIO40接 g, f, e, d, c, b, a 直 接 与 数 码 管 的 7段 相接PIO38-PIO32接 g, f, e, d, c, b, aPIO30-PIO24接 g, f, e, d, c, b, aPIO22-PIO16接 g, f, e, d, c, b, aD10 D9 PIO49J6VGA视 频 接口6784510 1231314 R76200R77200R78200 PIO41PIO40PIO43PIO42PIO44 第 5章 EDA实 验 开 发 系 统 图 5.8 实 验 电 路 结 构 图 NO.3 FPGA/CPLD目 标 芯 片实 验 电 路 结 构 图NO.3PIO19-PIO16PIO23-PIO20PIO27-PIO24PIO31-PIO28PIO35-PIO32PIO39-PIO36PIO43-PIO40PIO47-PIO44 SPEAKER译 码 器 译 码 器 译 码 器 译 码 器 译 码 器译 码 器译 码 器译 码 器8 7 6 5 4 3 2 1 扬声器键 8 键 7 键 6 键 5 键 4 键 3 键 2 键 1D8 PIO14D7 PIO13D6 PIO12D5 PIO11D4 PIO10D3 PIO9D2 PIO8D1PIO15D16 D15 D14 D13 D12 D11 D10 D9 PIO0PIO1PIO2PIO3PIO4PIO5PIO6PIO7PIO15-PIO8 第 5章 EDA实 验 开 发 系 统 图 5.9 实 验 电 路 结 构 图 NO.4 FPGA/CPLD目 标 芯 片实 验 电 路 结 构 图NO.4PIO35-PIO32PIO39-PIO36PIO43-PIO40PIO47-PIO44译 码 器 译 码 器 译 码 器译 码 器键 8D16 键 7D15 键 6 键 5 键 4 HEX键 3 HEX键 2 HEX键 18 7 6 5 4 3 2 1 PIO8PIO9PIO11PIO15-PIO12PIO7-PIO4PIO3-PIO0时 钟 计 数 器单 脉 冲 单 脉 冲D14 串 行 输 出 PIO10D8 D7 D6 D5 D4 D3 D2 D1LOAD CLOCK CLEAR 第 5章 EDA实 验 开 发 系 统(6) 结 构 图 NO.5 (图 5.10)： 特 点 有 3个 单 次 脉 冲 发 生 器 。 图 5.10 实 验 电 路 结 构 图 NO.5 FPGA/CPLD目 标 芯 片实 验 电 路 结 构 图NO.5PIO19-PIO16PIO23-PIO20PIO27-PIO24PIO31-PIO28PIO35-PIO32PIO39-PIO36PIO43-PIO40PIO47-PIO44 SPEAKER译 码 器 译 码 器 译 码 器 译 码 器 译 码 器译 码 器译 码 器译 码 器8 7 6 5 4 3 2 1 扬声器键 8 键 7 键 6 键 5 键 4 键 3 键 2 键 1D8 PIO14D7 PIO13D6 PIO12D5 PIO11D4 PIO10D3 PIO9D2 PIO8D1PIO15D16 D15 D14 D13 D12 D11 D10 D9 PIO0PIO1PIO2PIO3PIO4PIO5PIO6PIO7PIO15-PIO8单 脉 冲 单 脉 冲单 脉 冲 第 5章 EDA实 验 开 发 系 统 (7) 结 构 图 NO.6 (图 5.11)： 此 电 路 与 图 5.7相 似 ， 但 增 加 了 两个 4位 二 进 制 发 生 器 ， 数 值 分 别 输 入 目 标 芯 片 的 PIO7 PIO4和PIO3 PIO0。 例 如 ， 当 按 键 2时 ， 输 入 PIO7 PIO4的 数 值 将 显示 于 对 应 的 数 码 管 2上 ， 以 便 了 解 输 入 的 数 值 。 第 5章 EDA实 验 开 发 系 统 图 5.11 实 验 电 路 结 构 图 NO.6D11D12D13 FPGA/CPLD目 标 芯 片实 验 电 路 结 构 图NO.6PIO22-PIO16PIO30-PIO24PIO38-PIO32PIO46-PIO40 SPEAKER键 8D16 键 7D15 键 6 键 5 键 4 键 3 HEX键 2 HEX键 1 8 7 6 5 4 3 2 1 扬声器 PIO19 PIO20 PIO21 PIO22 PIO23 PIO13-PIO8 PIO46-PIO40接 g, f, e, d, c, b, a 直 接 与 数 码 管 的 7段 相接 PIO38-PIO32接 g, f, e, d, c, b, a PIO30-PIO24接 g, f, e, d, c, b, a PIO22-PIO16接 g, f, e, d, c, b, a D8 D7 D6 D5 D4 D3 D2 D1 D14 PIO13 PIO12 PIO11 PIO10 PIO9 PIO17 PIO18 PIO16 PIO7-PIO4 PIO3-PIO0 PIO8 第 5章 EDA实 验 开 发 系 统 (8) 结 构 图 NO.7 (图 5.12)： 此 电 路 适 合 于 设 计 时 钟 、 定 时 器 、秒 表 等 。 可 利 用 键 8和 键 5分 别 控 制 时 钟 的 清 零 和 设 置 时 间 的 使能 ； 利 用 键 7、 5和 1进 行 时 、 分 、 秒 的 设 置 。 第 5章 EDA实 验 开 发 系 统 图 5.12 实 验 电 路 结 构 图 NO.7 FPGA/CPLD目 标 芯 片实 验 电 路 结 构 图NO.7PIO19-PIO16PIO23-PIO20PIO27-PIO24PIO31-PIO28PIO35-PIO32PIO39-PIO36 SPEAKER译 码 器 译 码 器 译 码 器 译 码 器译 码 器译 码 器8 7 6 5 4 3 2 1 扬声器键 8 键 7 键 6 键 5 键 4 键 3 键 2 键 1D8 PIO46D7 PIO45D6 PIO44D5 PIO43D4 PIO42D3 PIO41D2 PIO40D1PIO47D16 D15 D14 D13 D12 D11 D9 PIO0PIO2PIO3PIO4PIO5PIO6PIO7PIO47-PIO40单 脉 冲 单 脉 冲单 脉 冲 第 5章 EDA实 验 开 发 系 统 (9) 结 构 图 NO.8 (图 5.13)： 此 电 路 适 用 于 作 并 进 /串 出 或 串进 /并 出 等 工 作 方 式 的 寄 存 器 、 序 列 检 测 器 、 密 码 锁 等 逻 辑 设 计 。它 的 特 点 是 利 用 键 2、 键 1能 序 置 8位 二 进 制 数 ， 而 键 6能 发 出 串行 输 入 脉 冲 。 每 按 键 一 次 ， 即 发 出 一 个 单 脉 冲 ， 则 此 8位 序 置 数的 高 位 在 前 ， 向 PIO10串 行 输 入 一 位 ， 同 时 能 从 D8 D1的 发 光管 上 看 到 串 行 左 移 的 数 据 ， 十 分 形 象 直 观 。 第 5章 EDA实 验 开 发 系 统 图 5.13 实 验 电 路 结 构 图 NO.8 FPGA/CPLD目 标 芯 片实 验 电 路 结 构 图NO.8PIO39-PIO36PIO43-PIO40PIO47-PIO44SPEAKER译 码 器 译 码 器 译 码 器键 8D16 键 7D15 键 6 键 5 HEX键 4 HEX键 3 HEX键 2 HEX键 18 7 6 5 4 3 2 1 扬声器PIO9PIO15-PIO12PIO7-PIO4PIO3-PIO0HEX单 脉 冲 单 脉 冲 串 行 输 入 脉 冲D14 PIO11PIO8PIO10D7D8 D5D6 D3D4 D1D2预 置 串 行 输 入 数D C B A D C B A 第 5章 EDA实 验 开 发 系 统 (10) 结 构 图 NO.9 (图 5.14)： 若 欲 验 证 交 通 灯 控 制 等 类 似 的 逻辑 电 路 ， 可 选 此 电 路 结 构 。 图 5.14 实 验 电 路 结 构 图 NO.9 FPGA/CPLD目 标 芯 片实 验