CPLDFPGA的开发与应用

,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,CPLD/FPGA,的开发,与,与应用,现代电,子,子系统,设计方,法,法,-EDA,技术,现代电,子,子系统,实现手,段,段,-,大,大规模,PLD,现代电,子,子系统,设计描,述,述,-,HDL,语言,现代电,子,子系统,设计流,程,程,-,自顶向,下,下,现代电,子,子系统,开发平,台,台,-,EDA,工具,课程教,学,学内容,参考教,材,材及资,料,料,第1章,EDA,技术概,述,述,伴随着2,l,世纪信,息,息化时,代,代的到,来,来，对,电,电子产,品,品在,性能,、,规模,、,复杂度,和,集成度,等方面,的,的要求,越,越来越,高,高。与,模,模拟系,统,统相比,数,数字系,统,统具有,抗,抗干扰,能,能力强,，,，工作,稳,稳定可,靠,靠，便,于,于大规,模,模集成,，,，易于,实,实现小,型,型化、,模,模块化,、,、低功,耗,耗等优,点,点，因,此,此,数字化,技,技术,己渗透,到,到科研,、,、生产,和,和人们,日,日常生,活,活的各,个,个方面,，,，,数字化,、,、智能,化,化、高,度,度集成,化,化成为,现,现代电,子,子产品,的,的重要,标,标志，,也,也引发,了,了电子,系,系统构,建,建方式,的,的改变,。,。,电子系,统,统构建,方,方式的,改,改变带,来,来电子,产,产品,设计方,法,法,的变革,，,，目前,，,，现代,电,电子设,计,计技术,的,的核心,已,已转向,基,基于计,算,算机的,电,电子设,计,计自动,化,化技术,，,，即,EDA,(,E,lectronic,D,esign,A,utomation),技术。,EDA,是在,CAD,基础上,发,发展起,来,来的计,算,算机辅,助,助设计,系,系统，,是,是以大,规,规模可,编,编程逻,辑,辑器件,为,为,设计载,体,体,，以硬,件,件语言,为,为主要,设计描,述,述,，以计,算,算机软,硬,硬件开,发,发系统,为,为,设计工,具,具,，自动,完,完成集,成,成电子,系,系统设,计,计的一,门,门新技,术,术。,EDA,技术的,发,发展,分为三,个,个阶段,20,世纪,70,年代,CAD,20,世纪,80,年代,CAE,20,世纪,90,年代,EDA,1.1EDA,技术发,展,展概况,EDA,技术是,一,一门综,合,合性技,术,术，它,融,融合多,学,学科于,一,一体，,又,又渗透,应,应用于,多,多学科,之,之中，,其,其发展,历,历程与,集,集成电,路,路制造,技,技术、,在,在系统,可,可编程,技,技术、,计,计算机,辅,辅助设,计,计及应,用,用技术,的,的发展,同,同步。,进入21世纪,后,后，随,着,着基于,EDA,的,SOC(,片上系,统,统)设,计,计技术,的,的发展,，,，软硬,核,核功能,库,库的建,立,立，,EDA,技术开,始,始步入,崭,崭新阶,段,段：,1）,在,FPGA,上实现,DSP,（数字信号处理）应用成为可能,2）,在一片,FPGA,中实现一个完备的数字处理系统,SOC,成为可能,3）,功能强大的,EDA,软件不断推出,4）,电子技术领域全方位融入,EDA,技术,5）,软硬,IP(Intellectual Property),核在电子领域广泛应用,6）,基于,EDA,的用于,ASIC,设计的标准单元已涵盖大规模电子系统,7）,复杂电子系统的设计和验证趋于简单,8）,SoPC,高效低成本设计技术,趋于,成熟,专家认,为,为，21世纪,将,将是,EDA,技术快,速,速发展,时,时期，,将,将使,得,得电子,技,技术领,域,域各学,科,科的界,线,线更加,模,模糊,(,软,/,硬件,模块,/,系统,方案,/,实现等,),，更加,互,互为包,容,容其应,用,用更为,广,广泛，,EDA,技术将,成,成为对21世,纪,纪产生,重,重大影,响,响的十,大,大技术,之,之一。,1.2EDA,技术,基,基本,特,特征,及,及其,优,优势,硬件,描,描述,语,语言,HDL,输入,方,方式,使得,硬,硬件,电,电路,的,的设,计,计如,同,同修,改,改软,件,件程,序,序一,样,样快,捷,捷方,便,便，,可,可提,高,高设,计,计灵,活,活性,。,。,自顶,向,向下,Top-down,设计,方,方法,是一,种,种从,抽,抽象,到,到具,体,体,从模,块,块到,电,电路,的,的行,为,为设,计,计方,式,式，,可,可提,高,高设,计,计效,率,率，,便,便于,系,系统,级,级设,计,计。,逻辑,综,综合,与,与逻,辑,辑优,化,化等,计算,机,机自,动,动设,计,计技,术,术,的全,方,方位,应,应用,使,使得,电,电子,系,系统,设,设计,的,的自,动,动化,程,程度,更,更高,，,，且,直,直面,产,产品,设,设计,。,。,设计,语,语言,的,的,标准,化,化,、开,发,发工,具,具的,规范,化,化,以及,丰,丰富,的,的,器件,库,库,使得,电,电子,系,系统,设,设计,具,具有,一,一定,的,的开,放,放通,用,用性,及,及良,好,好的,可,可移,植,植性,与,与可,测,测试,性,性。,大规,模,模可,编,编程,器,器件,CPLD/FPGA,的应,用,用使,得,得电,子,子产,品,品集,成,成化,程,程度,更,更高,，,，可,构,构建,片,片上,系,系统,(SOC),且可,现,现场,编,编程,或,或在,线,线修,改,改升,级,级。,多功,能,能的,软硬,件,件开,发,发工,具,具,具有,强,强大,的,的系,统,统建,模,模与,时,时序,仿,仿真,能,能力,，,，可,缩,缩短,开,开发,周,周期,，,，降,低,低开,发,发成,本,本；,集,集成,开,开发,环,环境,对,对设,计,计者,要,要求,降,降低,。,。,EDA,技术在设,计,计,方法,与,与手,段,段,、设,计,计,规模,与,与效,率,率,等方,面,面和传统,设,设计有很,大,大区,别,别,传统,设,设计,与,与计,辅,辅设,计,计,EDA,高效,率,率的,EDA,设计,依,依赖,于,于其,自,自顶,向,向下,的,的,设计,流,流程,和功,能,能强,大,大的,开发,工,工具,1.3EDA,设计,流,流程,与,与开,发,发工,具,具,自顶,向,向下,的,的设,计,计流,程,程,设计准备,设计输入,仿真验证,设计处理,编译,/,检查,建模,/,化简,优化,/,综合,布局,/,适配,网表提取,下载测试,设计准备,设计输入,仿真验证,设计处理,编译,/,检查,建模,/,化简,优化,/,综合,布局,/,适配,网表提取,下载测试,设计,输,输入,编,编辑,器,器,检查,/,分析,器,器,布局,/,布线,适,适配,器,器,编程,下,下载,器,器,功能,/,时序,仿,仿真,器,器,EDA,设计,流,流程,EDA,开发,工,工具,优化,/,综合,器,器,EDA,集成,开,开发,环,环境,设计,输,输入,逻辑,综,综合,布线,前,前仿,真,真,目标,适,适配,布线,后,后仿,真,真,下载,测,测试,基于,EDA,工具的开,发,发过程,（,1,）,原理图输,入,入方式,：利用,EDA,工具提供,的,的,图形编辑,器,器,以原理图,的,的方式进,行,行输入。,原,原理图输,入,入方式比,较,较容易掌,握,握，直观,且,且方便，,所,所画的电,路,路原理图,与,与传统的,器,器件连接,方,方式完全,一,一样，很,容,容易被人,接,接受，而,且,且编辑器,中,中有许多,现,现成的单,元,元器件可,以,以利用，,自,自己也可,以,以根据需,要,要设计元,件,件。然而,原,原理图输,入,入法的优,点,点同时也,是,是它的,缺点,：随着,设,设计规模,增,增大，对,于,于图中密,密,密麻麻的,电,电路连线,，,，设计的,易,易读性迅,速,速下降，,尤,尤其是当,规,规模达到,一,一定程度,时,时这种输,入,入方式将,无,无法胜任,；,；一旦,输,输入完成,，,，电路结,构,构几乎无,法,法改变：,难,难以移植,、,、难以存,档,档、难以,交,交流、难,以,以交付，,因,因为不可,能,能存在一,个,个标准化,的,的原理图,编,编辑器。,对于目标,器,器件为,FPGA/CPLD,的,EDA,设计基本,流,流程如下,:,（,2,）状态图,输,输入方式,：以图形,的,的方式表,示,示,状态机,进行输入,。,。当填好,时,时钟信号,名,名、状态,转,转换条件,、,、状态机,类,类型等要,素,素后，就,可,可以自动,生,生成,VHDL,程序。这,种,种设计方,式,式简化了,状,状态机的,描,描述，在,RTL,设计中有,一,一定的应,用,用。,（,3,）文本输,入,入方式,：利用,EDA,工具提供,的,的,文本编辑,器,器,以程序代,码,码的方式,进,进行输入,。,。是最一,般,般化、最,具,具普遍性,的,的输入方,法,法，任何,支,支持,HDL,的,EDA,工具都支,持,持文本方,式,式的编辑,和,和编译，,可以弥补,原,原理图输,入,入的不足,。,1设计,输,输入,常用的设,计,计输入方,式,式有三种,：,：,欲把,HDL,的,软件设计,与,硬件实现,挂钩，则,需,需要利用,EDA,开发工具,的,的综合器,进,进行逻辑,综,综合。,综合器,可把,HDL,描述的功,能,能转化成,具,具体的硬,件,件电路。,针,针对设计,要,要求及给,定,定器件的,结,结构特性,等,等,约束条件,，综合器,通,通过编译,、,、建模、,优,优化、仿,真,真等过程,，,，可将某,一,一特定项,目,目的,HDL,描述,转化为门,级,级电路的,结构描述,是软件描,述,述与硬件,实,实现的一,座,座桥梁。,综合过程,可,可在三个,层,层次上进,行,行：,行为描述,RTL描述：,称,称作行为,综,综合；,RTL描,述,述门,级,级描述：,称,称作结构,综,综合；,门级描述,版图,描,描述：称,作,作版图综,合,合因此综合,器,器分,RTL,级,综合与,行为级,综合两种,如,如：,Synplify,就是,典型的行,为,为级综合,工,工具。,2逻辑,综,综合和优,化,化,通常,VHDL,程序需要,行,行为级综,合,合器,硬件描述,语,语言的综,合,合过程,逻辑综合,、,、功能仿,真,真后才能,进,进行,目标适配,（即结构,综,综合）。,利,利用适配,器,器将逻辑,综,综合后的,网,网表文件,针,针对某一,具,具体的目,标,标器件进,行,行逻辑映,射,射操作,(,其中包括,底,底层器件,配,配置、逻,辑,辑分割、,逻,逻辑优化,、,、布局与,布,布线等,),。,适配器,又称为布,局,局布线器,，,，其功能,是,是将由综,合,合器产生,的,的网表文,件,件配置于,指,指定的目,标,标器件中,，,，产生最,终,终的下载,文,文件，如,JEDEG,格式的文,件,件。适配所选,定,定的目标,器,器件(,FPGA/CPLD,芯片)必,须,须属于原,综,综合器指,定,定的目标,器,器件系列。,通常,EDA,开发工具,中,中的综合器可由芯片,生,生产厂家,或,或专业的,第,第三方,EDA,公司提供,(,如,Synplicity,公司的,Synplify,综合器,),，,而适配器则需由,FPGA,CPLD,供应商自,己,己提供，,因,因为适配,器,器的适配,对,对象直接,与,与器件结,构,构相对应,。,。,3目标,器,器件布局,与,与适配,目标适配,和,和结构综,合,合前需进,行,行,VHDL,行为功能,仿,仿真,。即对,VHDL,所描述的,内,内容进行,模,模型功能,仿,仿真，由,于,于,VHDL,的行为仿,真,真是面向,高,高层次的,系,系统级仿,真,真，是根,据,据,VHDL,的语义进,行,行的，只,对,对,VHDL,的系统描,述,述作可行,性,性评估测,试,试，,此时的仿,真,真不针对,任,任何硬件,系,系统，只,限,限于功能,验,验证,，