layoutdesign-教学讲解课件

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,版图基础讲解,作者：罗奕富,主要内容,版图中常见器件以及结构画法,版图设计匹配、布局、布线,版图中的其他重要注意事项,版图中常见器件以及结构画法,MOS,管,分类,:,按沟道类型可分为,PMOS,NMOS,一般情况下,NMOS,管的阀值电压为正,PMOS,管的阀值电压为负,.,MOS,管的在版图中的特点,:,通常版图中,MOS,管源漏端可互换,MOS管的版图构造,2.电阻,电阻分类:,根据电阻构成的材料大概可以成:,P/N_POLY电阻,NWELL电阻,P/N_DIFF电阻，以及金属电阻,两种常用电阻在版图中的结构,版图中电阻的主要注意事项,电阻类型的选取主要从成本性能考虑,电阻的阻值区域并非指dummy区域,3.电容,由于集成电路中电容的方块值较小(在0.18工艺中大约为1ff 每平方微米),所以版图中的所谓大电容也就几Pf 至几十Pf.,电容类型:MOS管,MIM和Finger Capcitor,MIM电容结构,下面是典型的MIM电容在版图中的结构画法,Finger Cap,侧壁电容就是利用金属间的寄生电容来构成的电容.,侧壁电容版图结构:,4.二极管,二极管分类:PN Diode 和NP Diode,区别:,放置于Nwell中的Pdiff与Ndiff构成了PN二极管;放置于Pwell中的Ndiff与Pdiff构成了NP二极管.,PN二极管的平面图以及剖面图:,5.三极管,三极管的平面图以及剖面图如下:,版图设计,第1节 器件的匹配,原因：,集成电路的制造由光刻、刻蚀、扩散、离子注入等一系列的工艺过程,版图中的器件在经过这一系列的制造过程后生产出的实物往往与理想版图中的器件存在一定的误差.这种误差主要表现在尺寸、掺杂、氧化层厚度及其他影响器件参数的微观波动。匹配的版图可以使同一硅片上的匹配器件经过相同的工艺条件后，它们的值产生的波动精确相似,何况模拟电路的性能和精度主要是依靠器件的匹配来得到，因此版图设计匹配的好坏成为直接影响电路设计结果的重要因素之一。,匹配等级,低度匹配：近似1的失配。适用于一般应用，如偏置电路中的负反馈。,中度匹配：近似0.1%的失配。适用于误差1的带隙基准源、运算放大器和比较器的输入级以及多数其他模拟应用。,精确匹配：近似0.01的失配。适用于精密的AD和DA转换器，以及其他应用.金属电容比电阻更容易实现这样的匹配精度。,版图中匹配器件共同遵守的法则,相同单元,不同尺寸和形状的器件匹配性很差。如果要匹配器件的尺寸形状不同，那么匹配器件应选用多个相同的单元联接形成。每个单元的形状大小以及构成材料要相同。,2.,相邻摆放,匹配器件要求方向一致，在满足,DRC,的情况下尽可能紧密摆放，而且阵列摆放区域的宽长比越接近,1:1,匹配越好,.,器件摆放越靠近,表明受周围的环境因数,氧化层厚度,芯片应力等外界或多晶本身影响越小,.,3.排列对称,指版图能够满足中心坐标的对称,及共心质版图,4.虚拟陪衬,阵列化器件还需要虚拟（陪衬）器件放置在匹配器件的边缘，避免边缘匹配器件受刻蚀或其他环境不同而影响匹配精度。放置的虚拟器件需要与相邻器件具有相同的图形和材料构成，并且放置距离与匹配器件间的间距相同。,对于添加的虚拟器件还有必要将其接到电源或地信号，避免器件悬浮。,5.互连寄生,对于连接精密匹配器件而引入的寄生电阻和电容不得不加以适当的考虑，希望能够减小或消除由寄生参数给电路设计所带来的影响。,6.隔离屏蔽,在匹配器件上任意走线，器件可能受应力和金属的氢化作用影响器件的匹配，或者受器件上方以及附近噪音源的干扰，所以我们采用对重要匹配器件进行隔离屏蔽的方式。,除以上总结的匹配器件所具有共同点外，我们再针对以下常用器件作图时还要注意的一些匹配问题,电阻匹配的相关要求：,1.匹配电阻要足够宽。电阻的宽度越宽，所能达到的匹配精度就越高，所以针对高精度匹配要求的电阻，我们要采用尽可能宽的POLY来完成电阻,2.避免采用较短的单元电阻组建匹配电阻。小电阻可能受互连寄生的影响对匹配有相当大的变化。精确匹配电阻的电阻单元要求不小于5个方块，电阻方块总个数不低于10的方块。,3.电阻类型的选用。采用多晶硅电阻而非扩散型电阻。,电容匹配的相关要求：,1.精确匹配电容应该采用正方形。电容的周长面积比越小，获得的匹配精度越高。正方形在矩形中具有最小的周长面积比，因此正方形电容匹配性最好。,2.匹配电容单元大小适当。电容的随机失配与电容的面积平方根成反比。电容存在一个最佳电容尺寸，根据有关资料该尺寸在20um X 20um 和50um X 50um之间.接合有关DRC设计要求电容面积不能大于35um X 35um的要求,所以提议高匹配电容面积在边长为20um 30um 的正方型.,3.匹配电容之间的间距必需相同。匹配电容的长和宽之间的间距可以不用都相等，长与长，宽与宽的间距可以分别相等。,4.考虑与联接电容的导线的电容。当连接中等或高精度电容时，必需考虑导线引入的寄生电容。,第2节版图布局,版图布局主要涉及到模块内的布局，以及IP中模块之间的布局。布局合理，流线顺畅，结构清晰的版图对我们的连线工作有不少好处，可以减少工作量，提高工作效率，避免繁琐的穿插和跳线，最关键在于对版图整体质量更有保障。,版图布局主要遵循以下布局规则:,1.根据情况初步制定模块形状面积大小,一般为矩形,特别情况为多边形.,2.上P管下N管。,模块中往往把PMOS和NMOS分别上下两处集中放置，这样可以方便P管接电源和N管接地，同时共用衬底可以节约版图面积。对于重要器件可方便打隔离环，避免N管和P管之间的干扰.,3.版图布局时优先考虑重要器件的布局。,器件的摆放一般优先考虑放置需要匹配的器件，然后放面积校大的器件，最后放置面积小而且不重要的器件。有时重要器件往往会影响整个模块的形状布局。对于那些不重要的小的器件，我们可以放置于任何方便连线的空隙中。,4.重要器件或模块需要添加保护隔离环，并远离噪音源和大功率器件放置。,保护环能降低器件受周围噪音的干扰。对于保护环一般需要有两排接触孔的宽度要求以及良好的外接线。,5，考虑模块内信号引脚出线位置和方向。一般采用信号左进右出，或者上进下出结构，避免输入和输出信号相互干扰。,6，布局时为重要信号预留一定的走线通道。,对于重要信号走线，往往不便于从器件上经过，还需要尽量避免走线经过过多的拐角。走线通道可以是连线更加简捷方便。,7.尽量把需要连线的器件或模块就近整齐排列放置。主要是方便连线，以及连线距离更近，同时也为其它信号走线留出空间。走线越短，信号线上的寄生效应就越小，信号受外界的干扰就越少。,8，版图中的空白处采用衬底、虚拟器件或MOS电容填充。充分利用版图的剩余空间，使版图看起来更充实。同时也会版图今后的改动留下可用的器件或空间资源。,9.器件合并。在版图单元或模块中，常常会出现有相同连接的节点，通常会根据实际情况对相通连接的节点合并在一齐。通过器件的合并不仅可以节约版图的面积，甚至在某些匹配器件中还能提高器件的性能。,第3节版图布线,版图中用于布线的层有多晶硅和多层金属。多晶硅和最低层金属（金属1）之间的连接通过接触孔（Contact），不同层金属之间的连接通过通孔（Via）连接。多晶硅连线主要是用于MOS管的Gate端与金属的衔接，而且连接的距离不会很长；金属线是电路中信号的发送和接收通道。,版图中布线主要注意以下几个方面：,1，重要信号走线需要采取屏蔽隔离的保护措施。,2，对电路中匹配信号进行匹配布线。布线匹配需要做到布线的长度，宽度，走线路径的相同或相似。,3，版图中的不同金属层采取交叉走线。,4,低层金属主要用于版图中模块内和模块间信号的连接,高层金属主要用于电源连接或少许信号跳线。,5，注意信号的走线长度与宽度甚至通孔的个数是否满足电路设计需求。,6，精确匹配器件上禁止布线。器件上走线会对器件带来干扰，以及金属化过程氢的引入对晶体管和多晶硅电阻的值有严重的影响。,7，电源线采取远端连接。,第4节版图中的其他重要注意事项,1,、Latch_Up(闩锁效应),2、Slot(宽金属开槽),3、Antenna(天线效应),4、ESD（静电泄放）,1，Latch_Up(闩锁效应),闩锁效应是指由于寄生效应引起的电源和地的短路，从而产生集成电路的一种不可恢复的状态。闩锁效应可能对集成电路带来永久性的破坏，或者只有在电源彻底切断后才可能恢复。,器件闩锁最常见的原因是由于外部的瞬变使器件管脚的电压超过电源电压或低于地，此类瞬变常见的来源包括ESD现象，瞬时电源干扰，继电器、马达的感应回冲以及快速转换信号的感应尖锋。,反向器的闩锁效应剖面图及闩锁效应的电路图,根据电路图分析：,当有一个大的电流流入VDD时，电流经过RWELL会产生电压降，从而PNP晶体管获得负的开启电压而导通。PNP晶体管产生的电流经过RSUB电阻时会产生另一个电压降，使得NPN晶体管也开启。即使外部流入VDD的大电流消失，NPN晶体管也可以维持在RWELL上的电压降，保持PNP的开启。同样，PNP上的电流也可维持NPN的工作。这个恶性的循环就成了闩锁效应。,由上面分析我们可以得出，闩锁效应产生的条件：,需要注入芯片的异常电流(如ESD)和足够大的寄生电阻，才能产生晶体管导通的电势差,寄生双极晶体管有足够的电流驱动能力来维持所需要的BE电压差，从而维持晶体管开启。,那么,降低闩锁效应可能性的直接方法就是减小寄生三极管的基极和发射极节点的寄生电阻,从而提高能触发闩锁效应的电流强度。,版图中需要主意的：,使用连续的衬低完全围绕在晶体管周围（用保护环将晶体管包围）。,把同种类型的晶体管放在同一个保护环中，避免不同区域用不同的环增加工作量和版图面积。,衬低保护环上的接触孔覆盖均匀，数量尽量多，距离尽可能小。,在衬低或阱区与晶体管源端电势不同的区域，以及可能存在异常大电流的ESD结构晶体管附近，尤其要注意闩锁效应。,2，Slot(宽金属开槽),原因：芯片中根据电流信号或其它模拟信号的要求，有时会需要较宽的金属线来以满足电流流量，减小寄生电阻的要求。在芯片应用中，当芯片温度达到一定程度，芯片上的宽金属线中间区域会明显膨胀，金属边缘的惯性张力会阻止边缘膨胀。如果金属长期反复膨胀，金属会破坏晶圆的绝缘层和钝化层，金属会脱层起跷。,方案：一、采取用多条或多层窄于宽金属要求的线并联,二、在宽金属上每隔一定距离打一定长度和宽度的孔，这样将宽金属变成很多较小的区域连接成的金属。,宽金属开槽需要注意的问题：,建议开槽拐角处采用45度的斜角，可以减轻大电流密度导致的电流压力。,对金属宽度和长度大于宽金属定义的金属区域进行开槽，开槽孔的长度、宽度、距离需要满足宽金属开槽的DRC要求。,避免宽金属开槽后的宽,度不能满足电流流过的金,属宽度。对宽金属开槽，,开槽孔需要按照电流流向,方向摆放。,3，Antenna(天线效应),天线效应是芯片制造过程中一种会导致芯片内器件被损坏的工艺副作用。,在工艺制造过程中，离子刻蚀或扩散会在与晶体管的栅氧连接的不同金属上产生感应电荷。当随连接到栅氧上金属结构的逐渐增长，金属上所积累感的应电荷达到一定程度时，可能会对晶体管的薄层栅氧造成不可不可恢复的损坏。,版图中的解决方案：,1，将靠近栅氧端连接的金属通过顶层金属跳线连接。,2对可能引起天线效应的晶体管附近添加二极管来消除天线效应影响。通过二极管来转移晶体管栅极那些不必要的电荷来保护栅极。,4，ESD（静电泄放）,在芯片结构中，第一级避免ESD破坏芯片内部器件起主要作用的是IO上的ESD保护。其次是某些芯片内部的IP中某些直接连接到IO上的信号也需要作一些有必要的ESD保护措施。,在内部电路中我们目前常见到的ESD保护有要有两种：,1.通过在器件引出连线中添加一个小的电阻进行ESD保护，避免大电流对内部器件的破坏,2.对内部晶体管采取ESD画法。,谢谢观赏,2009.8,