第八章-动态逻辑电路课件

*,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,Click to edit Master title style,Click to edit Master text styles,Second level,Third level,Fourth level,Fifth level,*,*,*,半导体,集成电路,夏炜炜,扬州大学物理科学与技术学院,E-mail：,11/24/2024,半导体夏炜炜9/14/2023,1,第8章 动态逻辑电路,2024/11/24,第8章 动态逻辑电路2023/9/14,2,基本电路的工作原理,动态逻辑电路的优缺点,动态逻辑电路中存在的问题及解决方法,多米诺逻辑,内容提要,2024/11/24,基本电路的工作原理 内容提要2023/9/14,3,CMOS,静态逻辑电路,p,n,A,O,逻辑门的设计,O,A,B,A,A,A,B,B,B,输入信号加在栅极上，而输出电压从漏极输出,输出为低电平逻辑时，,NMOS,网 工作,输出为高电平逻辑时，,PMOS,网工作,O,p,A,n,p,B,n,优点：低功耗,缺点：随着逻辑的复杂性增加，晶体管成倍增加,知识点复习,-1,P,网,N,网,OUT,V,DD,2024/11/24,CMOS静态逻辑电路pnAO逻辑门的设计OABAAABBB,4,逻辑门的设计,传输门逻辑电路,输入信号可以从栅极、源极、漏极输入,使用传输门构成传输门逻辑,知识点复习,-2,特点：需要的晶体管数目少,2024/11/24,逻辑门的设计传输门逻辑电路 输入信号可以从栅极、源极、漏极输,5,动态逻辑,动态逻辑电路,逻辑部分由输出低电平的,NMOS,网组成,输出信号与电源之间插入了栅控制极为时钟信号的,PMOS,NMOS,网与地之间插入了栅控制极为时钟信号的,NMOS,f,f,NMOS,电路网,OUT,预充管,求值管,逻辑部分,时钟信号,f,precharge,evaluate,2024/11/24,动态逻辑动态逻辑电路逻辑部分由输出低电平的NMOS网组成ff,6,一、动态逻辑电路的工作原理,晶体管的栅极电容存储效应,OUT=V,DD,“0”,P1,C,L,+,-,负载电容,OUT,维持,V,DD,“1”,P1,C,L,+,-,负载电容,2024/11/24,一、动态逻辑电路的工作原理晶体管的栅极电容存储效应OUT=V,7,一、动态逻辑电路的工作原理,动态逻辑电路,f,f,2,NAND,f,f,2,NOR,f,precharge,evaluate,f,f,NMOS,电路网,P1,N1,C,2024/11/24,一、动态逻辑电路的工作原理动态逻辑电路ff2NANDff2N,8,1.时钟脉冲为低电平时：,f,precharge,evaluate,f,f,NMOS,电路网,P1,N1,OUT,OUT=V,DD,NMOS,电路网,N1,OUT,“0”,“0”,P1,C,L,+,-,一、动态逻辑电路的工作原理,P1,管导通，,N1,管截止,2024/11/24,1.时钟脉冲为低电平时：fprechargeevaluat,9,2.时钟脉冲为高电平时：,OUT,=,所定逻辑,NMOS,电路网,N1,OUT,“1”,“1”,P1,C,L,+,-,一、动态逻辑电路的工作原理,f,precharge,evaluate,f,f,NMOS,电路网,P1,N1,OUT,P1,管截止，,N1,管导通,2024/11/24,2.时钟脉冲为高电平时：OUT=所定逻辑NMOSN1OU,10,一、动态逻辑电路的工作原理,举例,1,：,2,输入或非门,f,A,B,OUT,OUT,A,B,f,f,2,NOR,2024/11/24,一、动态逻辑电路的工作原理举例1：2输入或非门fABOUTO,11,一、动态逻辑电路的工作原理,f,f,2,NAND,举例,2,：,2,输入与非门,f,A,B,OUT,OUT,A,B,2024/11/24,一、动态逻辑电路的工作原理ff2NAND举例2：2输入与非门,12,一、动态逻辑电路的工作原理,f,f,2,NAND,举例,3,：,2,输入与非门,f,A,B,OUT,OUT,A,B,2024/11/24,一、动态逻辑电路的工作原理ff2NAND举例3：2输入与非门,13,二、动态逻辑电路的优点,动态逻辑电路,f,f,2,NAND,f,f,2,NOR,静态逻辑电路,2,NAND,2,NOR,优点,输入电容减半.,只使用开关速度比较高速的,NMOS,只要输入电压高于阈值电压，电路开始工作,与静态逻辑电路相比，,动作速度快2-3倍，通常,应用于高速电路,A,B,2024/11/24,二、动态逻辑电路的优点动态逻辑电路ff2NANDff2NOR,14,动态四输入与非门,In,1,In,2,In,3,In,4,Out,V,DD,GND,f,2024/11/24,动态四输入与非门In1In2In3In4OutVDDGNDf,15,1.,输出信号一旦错误的放电一次，便不能输出高电平。,2.,噪声耐性、漏电流耐性较低。,3.,有时间制约。,低电平输入只有在“,precharge”,区间内输入才有效，在“,evaluate”,区间内，输入信号只能从低电平,高电平变化。,不改进，不能直接使用,三、动态逻辑电路的缺点,f,A,B,OUT,OUT,A,B,f,f,2,NOR,2024/11/24,1.输出信号一旦错误的放电一次，便不能输出高电平。不改进，不,16,四、动态逻辑电路存在的问题-1:电荷泄漏,C,L,CLK,CLK,Out,A=0,M,p,M,e,对最小工作频率有要求,为,KHz,Leakage sources,CLK,V,Out,Precharge,Evaluate,1,2,3,4,2024/11/24,四、动态逻辑电路存在的问题-1:电荷泄漏CLCLKCLKOu,17,泄漏,电荷的影响,CLK,Out,2024/11/24,泄漏电荷的影响CLKOut2023/9/14,18,电荷泄漏的解决方法,C,L,CLK,CLK,M,e,M,p,A,B,!Out,M,kp,Keeper,增加电荷保持电路,2024/11/24,电荷泄漏的解决方法CLCLKCLKMeMpAB!OutMkp,19,四、动态逻辑电路存在的问题-2:电荷分配,问题：2输入,NAND,的输入信号(,A,B),从(“,L”,”H”),(“H”,”L”),变化时，输出应保持高电平不变,A=“L”B=“H”,信号“,B”,控制的,nMOS,管导通，,D,点电位变为零。,假设在电路的预充电阶段，,D,点的电位保持为零。,设在评估阶段，,A=“H”B=“L”,电荷被,C,c,，C,a,分配，,C,点的电位下降。,C,c,CLK,CLK,C,a,C,b,B,A,Out,M,p,M,e,D,C,CLK,A,B,C,2024/11/24,四、动态逻辑电路存在的问题-2:电荷分配问题：2输入NAND,20,解决方法:对中间节点也进行预充电,CLK,CLK,M,e,M,p,A,B,Out,M,kp,CLK,2024/11/24,解决方法:对中间节点也进行预充电CLKCLKMeMpABOu,21,C,L,CLK,CLK,B,A,Out,M,p,M,e,四、动态逻辑电路存在的问题-3:时钟馈通,2024/11/24,CLCLKCLKBAOutMpMe四、动态逻辑电路存在的问题,22,时钟馈通,CLK,CLK,In,1,In,2,In,3,In,4,Out,In&,CLK,Out,Time,ns,Voltage,时钟馈通,Clock feedthrough,Clock feedthrough,C,L,2024/11/24,时钟馈通CLKCLKIn1In2In3In4OutIn&O,23,动态逻辑门的级联问题,CLK,CLK,Out1,In,M,p,M,e,M,p,M,e,CLK,CLK,Out2,V,t,CLK,In,Out1,Out2,V,在评估阶段，只允许有,0,1,的跳变,!,2024/11/24,动态逻辑门的级联问题CLKCLKOut1InMpMeMpMe,24,多米诺逻辑,In,1,In,2,PDN,In,3,M,e,M,p,CLK,CLK,Out1,In,4,PDN,In,5,M,e,M,p,CLK,CLK,Out2,M,kp,1,1,1 0,0,0,0 1,2024/11/24,多米诺逻辑In1In2PDNIn3MeMpCLKCLKOut,25,为什么称做多米诺?,In,1,CLK,CLK,In,i,PDN,In,j,In,i,In,j,PDN,In,i,PDN,In,j,In,i,PDN,In,j,跳变象多米诺骨牌,!,2024/11/24,为什么称做多米诺?In1CLKCLKIniPDNInjIni,26,np-CMOS(Zipper),In,1,In,2,PDN,In,3,M,e,M,p,CLK,CLK,Out1,In,4,PUN,In,5,M,e,M,p,!CLK,!CLK,Out2,(to PDN),1,1,1 0,0,0,0 1,在评估阶段：,对,PDN,网只允许有,0,1,跳变,对,PUN,网只允许 有 1,0 跳变,to other,PDNs,to other,PUNs,2024/11/24,np-CMOS(Zipper)In1In2PDNIn3Me,27,如何选择逻辑方式,设计的简易程度，鲁棒性，面积，速度，功耗,动态逻辑电路对实现快速、小的复合门方面具有优势，但具有电荷泄漏、电荷分配等效应，设计时需考虑。,静态互补CMOS组合逻辑电路具有好的噪声容限，完善的自动化设计工具，因此是最好的通用型逻辑设计方式。但对于大扇入的复合逻辑门会导致面积和性能的退化。,传输门逻辑在一些如：多路选择器，以异或门为主的逻辑（如加法器）等特定的电路中具有明显的优势。,2024/11/24,如何选择逻辑方式设计的简易程度，鲁棒性，面积，速度，功耗动态,28,作业：,请分析下列电路的工作原理，画出输出端,OUT,的波形。,f,f,A,B,C,OUT,f,A,B,C,2024/11/24,作业：请分析下列电路的工作原理，画出输出端OUT的波形。ff,29,