算术逻辑单元课件

,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,单击此处编辑母版标题样式,*,计算机组成原理,第,5,章 算术逻辑单元,第,5,章 算术逻辑单元,5.1,冯,诺依曼计算机模型模型,5.2,并行快速加法器,5.3,一个商售,ALU,芯片设计的分析,5.1,冯,诺依曼计算机模型模型,现今使用中的大多数计算机系统都是在冯,诺依曼计算机模型上构造的。,该模型于,1946,年由冯,诺依曼提出。,计算机被看作是一个存储程序计算机。,一道程序是一个指令序列，其中每一条指令执行一个基本操作。,执行前，程序和将要由它加工的数据一起存放到存储器中。,在程序执行中，它的指令一条一条地从存储器读出，送到处理单元中去。处理单元译码、取数，执行，并写回结果。,因此冯,诺依曼机型典型组成包含：存储器，,CPU,，,I/O,5.1,冯,诺依曼计算机模型模型,控制器,寄存器,ALU,中央处理器,主,存储器,输入,输出,外总线,存储程序计算机的基本组织,5.2,并行快速加法器,算术逻辑单元（,ALU,）是,CPU,的心脏。,通常,ALU,有一个二进制加法器。,ALU,的性能主要取决于它的加法器,所以要设计一个快速加法器来解决行波进位加法器速度慢的问题。,5.2,并行快速加法器,全加器设计,(,加法器是计算机基本运算部件之一,),不考虑进位输入时，两数码,Xn,，,Yn,相加称为半加器。,由真值表写出半加和,H,n,的表达式如下：,H,n,=X,n,Y,n,+X,n,Y,n,=X,n,Y,n,图,(b),是它的逻辑图。半加器可用反相门及与或非门来实现，也可用异或门来实现。,5.2,并行快速加法器,全加器设计,若考虑低位进位输入,C,n-1,相加，则称为全加器。图,(a),是其功能表。,全加和,Fn,和进位输出,Cn,的表示式分别为：,Fn,XnYnCn-,1,+XnYnCn-,1,+XnYnCn-,1,+XnYnCn-,1,Cn,XnYnCn-,1,+XnYnCn-,1,+XnYnCn-,1,+XnYnCn-,1,5.2,并行快速加法器,全加器设计,图,(b),是其逻辑图。,Fn,XnYnCn-,1,+XnYnCn-,1,+XnYnCn-,1,+XnYnCn-,1,Cn,XnYnCn-,1,+XnYnCn-,1,+XnYnCn-,1,+XnYnCn-,1,全加器还可用两个半加器来形成。,F,n,是,X,n,、,Y,n,相加再和,C,n-1,相加的结果,其表达式为：,F,n,=X,n,Y,n,C,n-1,5.2,并行快速加法器,全加器设计,将,n,个全加器相连可得,n,位加法器，但其加法时间较长。,这是因为其位间进位是串行传送的，本位全加和,F,i,必须等低位进位,C,i-1,来到后才能进行，加法时间与位数有关。,简单串行级联的4位全加器，又称为行波进位加法器,5.2,并行快速加法器,全加器设计,怎样才能提高加法器的工作速度？,只有通过改变进位逐位传送的路径来解决。,解决办法之一是采用,“,超前进位产生电路,”,来,同时形成各位进位,，从而实现快速加法。我们称这种加法器为,超前进位加法器,。,超前进位产生电路是根据各位进位的形成条件来实现的。,只要满足下述两条件中任一个，就可形成,C,1,：,(1)X,1,，,Y,1,均为“,1”,；,(2)X,1,，,Y,1,任一个为“,1”,，且进位,C,0,为“,1”,。,由此，可写得,C,1,的表达式为：,C,1,=X,1,Y,1,+(X,1,+Y,1,)C,0,5.2,并行快速加法器,全加器设计,只要满足下述条件中任一个即可形成,C,2,：,(1)X,2,，,Y,2,均为“,1”,；,(2)X,2,，,Y,2,任一为“,1”,，且,X,1,，,Y,1,均为“,1”,；,(3)X,2,，,Y,2,任一为“,1”,，同时,X,1,，,Y,1,任一为“,1”,，且,C,0,为“,1”,。,由此可得,C,2,表达式为：,C,2,=X,2,Y,2,+(X,2,+Y,2,)X,1,Y,1,+(X,2,+Y,2,)(X,1,+Y,1,)C,0,同理，可有,C,3,，,C,4,表达式如下：,C,3,=X,3,Y,3,+(X,3,+Y,3,)X,2,Y,2,+(X,3,+Y,3,)(X,2,+Y,2,)X,1,Y,1,+(X,3,+Y,3,)(X,2,+Y,2,)(X,1,+Y,1,)C,0,C,4,=X,4,Y,4,+(X,4,+Y,4,)X,3,Y,3,+(X,4,+Y,4,)(X,3,+Y,3,)X,2,Y,2,+(X,4,+Y,4,)(X,3,+Y,3,)(X,2,+Y,2,)X,1,Y,1,+(X,4,+Y,4,)(X,3,+Y,3,)(X,2,+Y,2,)(X,1,+Y,1,)C,0,5.2,并行快速加法器,全加器设计,下面我们引入,进位传递函数,P,i,和,进位产生函数,G,i,的概念。它们的定义为：,G,i,=X,i,Y,i,称为进位产生函数,P,i,=X,i,+Y,i,称为进位传递函数,G,1,的意义是：当,X,1,，,Y,1,均为“,1”,时，不管有无进位输入，定会产生向高位的进位。,P,1,的意义是：当,X,1,，,Y,1,中有一个为“,1”,时，若有进位输入，则本位向高位传送进位，这个进位可看成是低位进位越过本位直接向高位传递的。,5.2,并行快速加法器,全加器设计,将,P,1,、,G,1,代入,C,1,C,4,式，便可得：,C,1,=G,1,+P,1,C,0,（,低位）,C,2,=G,2,+P,2,G,1,+P,2,P,1,C,0,C,3,=G,3,+P,3,G,2,+P,3,P,2,G,1,+P,3,P,2,P,1,C,0,C,4,=G,4,+P,4,G,3,+P,4,P,3,G,2,+P,4,P,3,P,2,G,1,+P,4,P,3,P,2,P,1,C,0,由图,2.6(a),可知，当全加器的输入均取反码时，它的输出也均取反码。据此，可把它们以,“,与非,”,、,“,或非,”,、,“,与或非,”,形式改写成如下形式：,C1=P1+G1C0,C2=P2+G2P1+G2G1C0,C3=P3+G3 G2+G3G2P1+G3G2G1C0,C4=P4+G4P3+G4G3P2+G4G3G2P1+G4G3G2G1C0,5.2,并行快速加法器,四位超前进位加法器,5.3,一个商售,ALU,芯片设计的分析,算术逻辑单元（,ALU）,ALU,是一种功能较强的组合逻辑电路。它能进行多种算术运算和逻辑运算。,ALU,的基本逻辑结构是超前进位加法器,，它通过改变加法器的进位产生函数,G,和进位传递函数,P,来获得多种运算能力。下面通过介绍,SN74181,型四位,ALU,中规模集成电路来介绍,ALU,的原理。,5.3,一个商售,ALU,芯片设计的分析,算术逻辑单元（ALU）,四位,ALU,逻辑图及功能表,S,3,S,2,S,1,S,0,正 逻 辑,M=H,逻辑运算,M=L,算术运算,C,n,=1,C,n,=0,L,L,L,L,A,A,A,加,1,L,L,L,H,A+B,A+B,(A+B),加,1,L,L,H,L,A,B,A+B,(A+B),加,1,L,L,H,H,“,0,”,减,1,“,0,”,L,H,L,L,A,B,A,加,(A,B),A,加,(A,B),加,1,L,H,L,H,B,(A,B),加,(A+B),(A,B),加,(A+B),加,1,L,H,H,L,AB,A,减,B,减,1,A,减,B,L,H,H,H,A,B,(A,B),减,1,A,5.3,一个商售,ALU,芯片设计的分析,算术逻辑单元（ALU）,四位,ALU,逻辑图及功能表,S,3,S,2,S,1,S,0,正 逻 辑,M=H,逻辑运算,M=L,算术运算,C,n,=1,C,n,=0,H,L,L,L,A+B,A,加,(A,B),A,加,(A,B),加,1,H,L,L,H,A B,A,加,B,A,加,B,加,1,H,L,H,L,B,(A,B),加,(A+B),(A,B),加,(A+B),加,1,H,L,H,H,A,B,(A,B),减,1,A,B,H,H,L,L,“,1,”,A,加,A,A,加,A,加,1,H,H,L,H,A+B,A,加,(A+B),A,加,(A+B),加,1,H,H,H,L,A+B,A,加,(A+B),A,加,(A+B),加,1,H,H,H,H,A,A,减,1,A,1,1,1,1,0,0,0,0,0,0,0,0,0,0,0,0,0,0,0,0,0,0,G,0,=A,0,+B,0,=A,0,B,0,P,0,=A,0,B,0,=A,0,+B,0,G,0,P,0,=G,0,P,0,+G,0,P,0,=(A,0,+B,0,)(A,0,+B,0,),+(A,0,B,0,)(A,0,B,0,),=0+A,0,B,0,+A,0,B,0,+0+0,=A,0,B,0,0,0,0,0,0,0,0,0,A,0,B,0,C,0,A,1,B,1,C,1,5.3,一个商售,ALU,芯片设计的分析,算术逻辑单元（,ALU）,74181,引脚方框图,5.3,一个商售,ALU,芯片设计的分析,算术逻辑单元（,ALU）,用,4,片,74181,电路可组成,16,位,ALU(,图,2.10),。,其中,片内进位是快速的,，但,片间进位是逐片传递,的，因此形成,F,0,F,15,的时间还是比较长。,用,4,片,ALU,构成的,16,位,ALU,5.3,一个商售,ALU,芯片设计的分析,算术逻辑单元（,ALU）,如果把,16,位,ALU,中的每四位作为一组，用类似四位超前进位加法器,“,位间快速进位,”,的形成方法来实现,16,位,ALU(,由四片,ALU,组成,),中的,“,组间快速进位,”,，那么就能得到,16,位快速,ALU,。,推导过程如下：,5.3,一个商售,ALU,芯片设计的分析,算术逻辑单元（,ALU）,和前面讲过的一位的进位产生函数,G,i,的定义相似，,74181,的进位产生函数,G,为,“,1,”,的条件有以下四个中的任一个：,(1)X,3,，,Y,3,均为“,1”,，即,G,3,=1,；,(2)X,3,，,Y,3,中有一个为“,1”,，同时,X,2,，,Y,2,均为“,1”,，即,P,3,G,2,=1,；,(3)X,3,，,Y,3,中有一个为“,1”,，同时,X,2,，,Y,2,中有一个为“,1”,，同时,X,1,，,Y,1,均为“,1”,，即,P,3,P,2,G,1,=1,；,(4)X,3,，,Y,3,中有一个为“,1”,，同时,X,2,，,Y,2,中有一个为“,1”,，同时,X,1,，,Y,1,中有一个为“,1”,，同时,X,0,，,Y,0,均为“,1”,，即,P,3,P,2,P,1,G,0,=1,。,依此，可得,G,N,的表达式为：,G=G,3,+P,3,G,2,+P,3,P,2,G,1,+P,3,P,2,P,1,G,0,5.3,一个商售,ALU,芯片设计的分析,算术逻辑单元（,ALU）,74181,的组进位传递函数,P,为,“,1,”,的条件为：,X,3,，,Y,3,中有一个为“,1”,，,同时,X,2,，,Y,2,中有一个为“,1”,，,同时,X,1,，,Y,1,中有一个为“,1”,，,同时,X,0,，,Y,0,中有一个为“,1”,。,依此，可得,P,N,的表达式为：,P=P,3,P,2,P,1,P,0,5.3,一个商售,ALU,芯片设计的分析,把第,0,片,ALU,向第,片、第,片向第,片、第,片向第,片传送的进位分别命名为,C,n1,、,C,n2,、,C,n3,(,即,C3 C7 C11),，根据前面的推导可将式中的,G1,G2,G3,和,P1 P2,P3,分别换为,G,N0,G,N1,G,N2,和,P,N0,P,N1,P,N2,把,C,0,换以,Cn,即可得,Cn,+X,、Cn,+Y,、Cn,+Z,的表示式如下：,Cn,1,=G,N0,+P,N0,