第二章-AMBA原理与IP包装流程

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,PPT,文档演模板,Office,PPT,19 十一月 2024,第二章-AMBA原理与IP包装流程,AMBA簡介,目錄,AMBA系統架構圖 4,各種不同晶片匯流排之比較 5,ASB Bus使用條件 6,AHB Bus使用條件 7,APB Bus使用條件 8,AHB介紹與包裝,AMBA AHB signals 簡介 10,典型匯流排連接方式 13,AHB操作原理 14,AMBA Wrapper 15,BUS權限轉換波形圖 16,AHB實例：將DATA存入記憶體 17,2,IP Wrapper,目錄,Master IP Wrapper之FSM 21,Slave IP Wrapper之FSM 24,模擬波形圖,模擬說明 28,模擬一 29,模擬二 30,模擬三 31,3,AMBA簡介,4,AHB Bus or ASB Bus,APB Bus,ARM,LCD,Controller,Bridge,Arbiter/,Decoder,Timer,0/1/2,UART,DMA,GPIO,2.1.1 AMBA系統架構圖,5,2.1.2 各種不同晶片匯流排之比較,OPB,PLB,APB,ASB,AHB,PIbus,PIbus2,支援頻寬(bit),8，16，32,8，16，24，32,32,8，16，32,2,n,(n=310),8，16，32,8，16，24，32，64,最高頻寬(cycle),1byte,2byte,4byte,4byte,128byte,1byte,1byte,特性,低速低功率,高效率高頻寬,低速低功率,高速高效能,高速高效能,高速高頻寬,高速高頻寬,時序準則,百分比,百分比,時序圖,時序圖,時序圖,早，中，晚,早，中，晚,時脈同步,是,是,是(正緣),是(負緣),是(正緣),是(正緣),是(正緣),匯流排,多工器,多工器,多工器,三態電路,多工器,三態電路,三態電路,中斷,否,否,否,否,否,否,否,分離式資料傳輸,否,否,否,否,是,是,是,仲裁者,是,是,否,是,是,是,是,連續資料傳輸,是,是,否,是,是,是,是,AMBA Bus,6,2.1.3 ASB Bus使用條件,ASB匯流排為舊版的高速(系統)匯流排，現在幾乎都被AHB取代，因為ASB是負緣觸發，而電路設計中，正緣觸發技術比較純熟，且一般特定應用積體電路程式庫(ASIC library)在正緣觸發的正反器設計通常有較佳的表現等，所以現在較常見的匯流排為AHB及APB。,7,2.1.4 AHB Bus使用條件,有多個MASTER，而且都為高效能的IP，常見的有處理器或DMA控制器等。,8,2.1.5 APB Bus使用條件,APB匯流排用於連接速度較慢的系統模式和頻寬較低的外接設備，將功率消耗降至最低，並減低介面之複雜性。因所有匯流排訊號都與時脈訊號有關，可以使用時脈頻率較低(低於AHB)之匯流排。,9,AHB介紹與包裝,10,2.2.1 AMBA AHB signals 簡介,Master：,HADDR：32bit的位址匯流排,HWRITE：讀寫控制線，1為寫入、0為讀取,HWDATA：32bit的寫入資料匯流排,HTRANS：2bit的狀態訊號，01為忙碌、10為第一筆資料,HBUSREQ：向仲裁者要求使用匯流排的訊號腳,11,2.2.1 AMBA AHB signals 簡介,Slave：,HREADY：匯流排轉讓訊號，1為處理完成、0為需再延,遲1cycle,HRESP：2bit的處理狀態，00為完成、01為錯誤、,10為再試,HRDATA：32bit的讀取資料匯流排,12,2.2.1 AMBA AHB signals 簡介,Decoder：,HSEL：Slave選擇訊號，依據位址解碼，選擇一個特,定的Slave,Arbiter：,HGRANT：匯流排使用權之選擇訊號，1為允許使用匯,流排、0為禁止使用,13,2.2.2 典型匯流排連接方式,Master,#1,Master,#2,Master,#3,Slave,#1,Slave,#2,Slave,#3,Slave,#4,Arbiter,Decoder,HWDATA,HWDATA,HWDATA,HRDATA,HRDATA,HRDATA,HADDR,HADDR,HADDR,HWDATA,HWDATA,HWDATA,HWDATA,HRDATA,HRDATA,HRDATA,HRDATA,HADDR,HADDR,HADDR,HADDR,Write data mux,Read data mux,Address&control mux,14,2.2.3 AHB操作原理,AHB以仲裁器來控制多工器以連接在其上的MASTER與SLAVE。,在AHB匯流排上，其操作順序一般如下：,MASTER要求使用匯流排,仲裁器回應允許訊號,MASTER送出位址與控制訊號,將位址與控制訊號送到所有的Slave端,Decoder解碼，致能正確的Slave來接受資料,Slave依據自身處理狀態做出回應,15,2.2.4,AMBA Wrapper,AHB Bus,FPGA,IP,SDRAM,Controller,IP Wrapper,SDRAM,Controller,FSM,Cmd,reg,Buf,IP Wrapper,HCLK,HADDR,HWDATA,HRDATA,HREADY,HREADYout,.,.,.,HSEL,16,2.2.5 BUS權限轉換波形圖,T1,T2,T3,T4,T5,T6,T7,T8,T9,T5：這段時間，切換匯流排使用權，並將最後一筆控制及位址訊號送出,T6；這段時間，接收到HREADY為0訊號，故訊號延長,T7：這段時間，接收到HREADY為1訊號，M1交出控制及位址的匯流排,使用權，並送出最後一筆資料,T9：M1交出資料匯流排使用權,17,2.2.6 AHB實例：將DATA存入記憶體,Arbiter,RAM,Chip,RAM Ctrl,(Slave1),HBUSREQ_M1=1,HGRANT_M1=1,HADDR=A,USB Ctrl,(Master1),AHB,Decoder,HMASTER=M1,HTRANS=NONSEQ,others,(Slave2),HSEL_S1=1,AHB,T1,T2,HWRITE=1,HBURST=INCR4,HSIZE=WORD,T3,Master2,HBUSREQ_M2=1,HADDR=A+4,HTRANS=SEQ,HREADY=1,並接收位址及控制訊號,寫資料到記憶體裡,HWDATA=DATA(A),HADDR=A+8,HTRANS=SEQ,HREADY=1,並接收位址及控制訊號,寫資料到記憶體裡,HWDATA=DATA(A+4),T4,T5,HADDR=A+12,HTRANS=SEQ,HREADY=0,HWDATA=DATA(A+8),HGRANT_M1=0,HGRANT_M2=1,HSEL_S1=1,HSEL_S1=1,HSEL_S1=1,來不及寫入,18,2.2.6 AHB實例：將DATA存入記憶體,Arbiter,RAM,Chip,RAM Ctrl,(Slave1),USB Ctrl,(Master1),AHB,Decoder,others,(Slave2),AHB,Master2,T6,HADDR=A+12,HTRANS=SEQ,HWDATA=DATA(A+8),HREADY=1,並接收位址及控制訊號,寫資料到記憶體裡,T7,HWDATA=DATA(A+12),HREADY=0,HMASTER=M2,T8,HWDATA=DATA(A+12),HREADY=1,並接收位址及控制訊號,寫資料到記憶體裡,HTRANS=NONSEQ,HSEL_S2=1,T9,HWRITE=1,HBURST=INCR4,HSIZE=WORD,HADDR=B,HRESP=OKAY,寫入完成,T10,.,.,.,來不及寫入,HSEL_S1=1,HSEL_S1=1,HSEL_S1=1,19,IP Wrapper,20,2.3.1 Master IP Wrapper之FSM,Step1：State assignment(state definition),idle：,等待開始或工作結束。,要求使用bus：,準備開始動作，對Arbiter要求要使用bus，並等待。,準備傳值及初值設定：,設定傳送資料格式。(例：HBURST=INCR4、,HSIZE=Word，等等),傳送資料：,按照傳送格式傳送資料。,忙碌：,Slave來不及處理完，等待一個週期。,重新傳值：,Slave要求重新傳上一筆資料。,21,2.3.1 Master IP Wrapper之FSM,Step2：Define state transitions(event triggered,and state transition),idle,忙碌,傳送資料,R/W,要求使用bus,HGRANTx=0,準備傳值及,初值設定,HGRANTx=1,HREADY=1,HREADY=0,HREADY=1,HRESP=OKAY,HREADY=1,重新傳值,HRESP=RETRY,HRESP=RETRY,HREADY=1,HRESP=ERROR,22,2.3.1 Master IP Wrapper之FSM,Step3：State Action,idle：,if R=1 or W=1 then HBUSREQx=1;,要求使用bus：,if HGRANTx=1 then State=準備傳值,準備傳值&初值設定：,if HREADY=1 then,HTRANS=NONSEQ;Address=自訂;control=自訂;,傳送資料：,if HREADY=0 then(HTRANS/Address=維持不變);,if HRESP=ERROR then State=要求使用bus;,if HRESP=RETRY then State=重新傳值;,忙碌：,if HREADY=1 then(Address=跳到下一筆);,重新傳值：,if HRESP=RETRY and HREADY=1 then Address=跳到上一筆;,23,2.3.2 Slave IP Wrapper之FSM,Step1：State assignment(state definition),idle：,等待開始或工作結束。,Start：,準備開始動作，等待接受控制訊號。,R/W Start：,按照Master發出的訊號傳送資料/做出回應。,停止接收訊號：,Master來不及處理，要求等待。,R/W Next：,按照Master發出的訊號傳送資料/做出回應(差別在於無,ERROR)。,要求重新傳值：,Slave來不及處理，要求重新傳上一筆資料。,ERROR：,資料錯誤。,ErrorCnt：,資料錯誤狀態。,24,2.3.2 Slave IP Wrapper之FSM,Step2：Define state transitions(event triggered,and state transition),Start,要求重新傳值,R/W,Start,HWRITE=1/0,HTRANS=NONSEQ,HTRANS=SEQ,HSELx=1,HTRANS=BUSY,R/W,NEXT,停止接收訊號,HTRANS=BUSY,HTRANS=SEQ,HTRANS=IDLE,ERROR,DataCnt=EndCnt,Begun 1,idle,Cnt next addr=自訂,HBURST=(SINGLE or INCR),ErrorCnt=2,signal,說明,ErrorCnt,計數資料錯誤狀態需維持的時間,EndCnt,由HBURST發出來的訊號決定需要完成的資料數,DataCnt,計數已經完成的資料數,Begun,SDRAM Controller 本身的所產生的訊號，為1時表示處理完成可以處理下一筆資