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单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,1,、存储体阵列：见下图，注意其中几个常用概念,（,1,）记忆元件（,2,）存储单元（,3,）字线（,4,）位线（,5,）存储芯片规格,。,字线,0,。,字线,1,。,。,。,字线,m,位线,0,位线,1,位线,2,位线,n,0,1,2,n-1,0,1,2,n-1,0,1,2,n-1,2,、地址译码驱动系统,（,1,）地址译码器的功能：把,CPU,给定的地址码翻译成能驱动指定存储单元的控制信息。,(n-2,),（,2,）简单译码器电路,（,3,）“驱动”的含义。,（,4,）地址译码系统的设计,一维和二维地址译码方案及选择,例：,1K X 4,位,RAM,的地址译码方案。,A0,字线,w,00,字线,W,01,A1,字线,W,10,字线,W,11,A0,A0,A1,A1,&,&,&,&,地址译码系统的设计例子：,1K X 4,位,RAM,。,一维地址译码方案：存储体阵列的每一个存储单元由一条字线驱动。也叫单译码结构。例中用此方案共需字线条数为：,1024,条,二维地址译码方案：从,CPU,来的地址线分成两部分，分别进入,X,（横向）地址译码器和,Y,（纵向）地址译码器，由二者同时有效的字线交叉选中一个存储单元。,例中将,1K X 4 RAM,的,10,条地址线中,6,条（,A0A5,）用在横向，,4,条（,A6A9,）用在纵向，则共产生字线条数为：,64+16=80,条,1K X 4,位,RAM,二维地址译码的图示：,X,地,址,译,码,器,I/O,I/O,I/O,I/O,Y,地址译码器,3 I/O,电路：不同存储芯片的,I/O,电路具体形式可能不同。,4 R/W,控制电路。（以上四部分封装在一起成为一片,SRAM,）,三、,SRAM,芯片实例,Intel 2114,请看教材,P.76,图,3.5,。,该图的几点说明：,1,、,2114,芯片引脚数目,2,、地址线的横向、纵向安排,3,、写入的读出的控制,四、存储器与,CPU,的连接,（,RAM,芯片的扩展、,RAM,芯片的组织、由,RAM,芯片构成主存）用较小容量的现成,RAM,芯片构成机器所需的大容量内存，同时完成,RAM,芯片与,CPU,的正确连接。,位扩展,1,使用,8K X 1,的,RAM,存储芯片组成,8K X 4,的存储器。,中央处理器,地址总线,8KX1,3,8KX1,4,8KX1,2,8KX1,1,数据总线,D3,D1,D0,D2,字扩展,2,用,8K X 4,的芯片组成,32K X 4,的存储器。,A14,A13,A0,A12,WE,D0D3,CPU,2,：,4,译码器,CE,8KX4,WE,CE,8KX4,WE,CE,8KX4,WE,CE,8KX4,WE,（一）扩展方法的实例：现有,2114,即,1K X 4RAM,芯片，要构成,8K X 16,位主存，应该用多少片,2114,？画出扩展、连接图。,A0A9,R/W 2114(1#)CS,D3 D2 D1 D0,A0A9,R/W 2114(4#)CS,D3 D2 D1 D0,首先计算用多少片,2114,：（,8K X 16,）,/,（,1K X 4,）,=32,片,然后进行位扩展：把,1K X 4,扩成,1K X 16,，用,16/4=4,片,A,9,CS,A,0,D,15,D,12,最后进行字扩展：,1K,字,8K,字，用上面位扩展得到的,1KX16,位单元共,8K/1K=8,个，即总共用,2114,位,8X4=32,片。见下图：,A12 Y7,A11,A10,Y0,A9,A0,D,15,D,12,D,3,D,0,R/W,3/8,译,码,器,A0A9,R/W,1#,CS,D3.D0,A0A9,R/W,4#,CS,D3D0,A0A9,R/W,29#,CS,D3D0,A0A9,R/W,32#,CS,D3D0,（二）补充资料：主存设计过程的三个阶段,1,、系统设计,从计算机系统的角度，提出对存储器主要技术指标、功能及结构形式等的要求，如容量、字长、存储周期、总线宽度、控制方式、检纠错能力、环境温度、可靠性等要求。还要确定存储器类型和外电路形式,。,2,、逻辑设计,按地址空间的分配选择合适的,RAM,、,ROM,芯片与,CPU,相连。其中还要考虑到逻辑电路的输入,/,输出系数，信号的传输与衰减，等等。,3,、工艺设计,落实于生产。,问：前例,RAM,的扩展属于以上三个阶段中的哪一个？,四、,ROM,、,RAM,与,CPU,的连接：按照指定的地址空间分配，正确选择所给各种存储器芯片及其它片子、门电路等，将对应的地址线、数据线、控制线连接起来，构成较完整的处理器与存储器的相连系统。,例一：教材,P.93,例,3,。首先要详细了解题意。,作为此类设计常用芯片，介绍,74LS138,译码器：,（,1,）,74138,的逻辑符号,G,1,Y,7,其中，,G,1,，,G,2A,，,G,2B,为输入控制端；,G,2A,C,，,B,，,A,为译码输入端；,G,2B,Y,7,Y,0,为译码输出端。,C,B,A Y,0,（,2,）,74138,的真值表：,G,1,G,2A,G,2B,C B A,Y,7,Y,6,Y,5,Y,4,Y,3,Y,2,Y,1,Y,0,0 X X,X X X,1 1 1 1 1 1 1 1,X 1 X,X X X,1 1 1 1 1 1 1 1,X X 1,X X X,1 1 1 1 1 1 1 1,1 0 0,0 0 0,1 1 1 1 1 1 1 0,1 0 0,0 0 1,1 1 1 1 1 1 0 1,1 0 0,0 1 0,1 1 1 1 1 0 1 1,1 0 0,0 1 1,1 1 1 1 0 1 1 1,1 0 0,1 0 0,1 1 1 0 1 1 1 1,1 0 0,1 0 1,1 1 0 1 1 1 1 1,1 0 0,1 1 0,1 0 1 1 1 1 1 1,1 0 0,1 1 1,0 1 1 1 1 1 1 1,解题的步骤：,1,、完整列出二进制表示的地址空间分配情况。,A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0,0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0,0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1,0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0,0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1,1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0,1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1,解题步骤：,2,、根据空间分配和题意确定存储芯片类型及数量，同时确定,74138,的输入、输出端如何使用。,（,1,）前,8K,选用一片,8KX8,的,EPROM,即可，用,74138,的,Y0,输出进行该片的选片（即,A15A14A13=000,）；,（,2,）相邻,24K,选用,8KX8,的,SRAM,三片即可，用,74138,中,Y1,、,Y2,、,Y3,分别选三片中的一片（即,A15A14A13=001,、,010,、,011,）；,（,3,）末,2K,用一片,2KX8,的,SRAM,即可，在,74138,的,Y7,输出有效的基础上再加入,A12,、,A11,同时为,1,的条件,用一个非门和一个与门逻辑就可以实现。,解题步骤：,3,、作出连接图。请看教材,P.94,图,3.24,。,例之二：设,CPU,共有,16,根地址线，,8,根数据线，并用,MREQ,作访存控制信号（低电平有效），用,R/W,作读写控制信号（高电平为读，低电平为写），现有下列芯片及各种门电路（自定），如图。画出,CPU,与存储器的连接图。要求：,（,1,）存储芯片地址空间分配为：最大,4K,空间为系统程序区，相邻的,4K,为系统程序工作区，最小,16K,为用户程序区；,（,2,）指出选用的存储芯片类型及数量；,（,3,）详细画出片选逻辑。,步骤,1,、地址空间分配：强调必须用二进制完整列出，否则无法正确选片。,AmA0,Ak,.,Ao,Dn,Do,Dn,.Do,2KX8,位,1KX4,位,8KX8,位,2KX8,位,32KX8,位,8KX8,位,16KX1,位,4KX4,位,Cs ROM,RD,Cs RAM,WE,74LS138,A15A14A13A12A11A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A01 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0,1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1,1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0,1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1,1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0,0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1,0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0,0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1,0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0,中间有,40K,的空白未用地址空间,步骤,2,、确定芯片的类型和数量。除了,74138,译码器与门电路之外要选：,（,1,）,4K,的系统程序区用两片,2K X 8,位的,ROM,，片选用,74138,的,Y7,输出加进,A12,、,A11,组合分别为,11,和,10,（各对应一片）的条件，可以用简单门电路实现。,（,2,）相邻,4K,的系统程序工作区用,4K X 4,位的,RAM,进行位扩展即可。片选用,74138,的,Y7,输出加进,A12=0,的条件即可。,（,3,）最小,16K,用户程序区用两片,8K X 8,位的,RAM,，两片的片选分别用,74138,的,Y1,、,Y0,输出端。,步骤,3,、作出连接图,MREQ,A15,A14,A13,A12,A11,A10,A9,A0,D7D0,R/W,Y7,G1,G2A,G2B,C,B,A Y1,Y0,8KX8,RAM,8KX8,RAM,2KX8,ROM,2KX8,ROM,4KX4,RAM,4KX4,RAM,或,非,或,或,非,4.4,高速存储器,而目前计算机速度的瓶颈就是：,存储器的速度,冯诺依曼体系结构,运算器,存储器,远远落后于,cpu,的速度,地址,地址,地,址,寄,存,器,地,址,寄,存,器,译,码,器,译,码,器,存,储,体,4.4.1,双端口存储器,(,端口指读写口,),4.4.2,并行主存系统,要在一个存储周期内访问到多个数据，最直接的办法是增加存储器的字长。,例如，一般存储器在一个存储周期内只能访问到一个字。一个容量为,m,字,w,位的存储器，每个存储周期只能访问到,w,位（一个字）。如果把存储器的位数增加,n,倍，成为,nw,位。为了保持总的存储容量不变，可以把存储器的地址数相应减少,n,倍，成为,m/n,个地址。这样，在一个存储周期内就能访问到,n,个字，,把地址码分成两个部分，其中一部分仍作为存储器的地址去访问存储器（因为存储器的字数减少了，因此访问存储器的地址码可以缩短），而另一部分则去控制一个多路选择器，从同时读出的,n,个数据中选择一个数据输出。,作用：,加快从主存读出信息到,CPU,的速度，以解决主存和,CPU,之间速度不匹配的问题。,地址寄存器（,MAR,）,存储器,（,M,字,x W,位）,数据寄存器（,MBR,）,一般存储器,选择器,存储器,（,M/n,字,x,nW,位）,选择器,选择器,MBR ,MAR,并行访问存储器,并行存储的优缺点,并行访问存储器的主要优点是实现非常简单、容易。,主要缺点是访问的冲突比较大。,4.4.3,多体交叉存储器,0,1,5,6,2,3,7,4,00000,00001,00101,0011
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