集成电路的基本介绍课件

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,JSIT,半导体集成电路,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,*,本课程性质和要求,课程性质：,本课程是一门将半导体物理、微电子工艺、微电子器件原理、电子线路等相关知识集于一体的、将微观的器件设计、电路设计与宏观的外部应用特性以及加工工艺密切结合的,综合性课程,，它体现了所学知识的内在联系和综合运用，是,专业主干课程,，是考试课程。,1,本课程性质和要求课程性质：本课程是一门将半导,本课程性质和要求,课程要求：,重点掌握集成电路的基本工作原理和设计技术。以基础为重点，以内在联系为引线，提高知识的综合运用能力。同时了解新技术的发展。,成绩记载方式：,平时成绩占40%（包括出勤，课上提问，作业，阶段性测试），期末考试占60%,2,本课程性质和要求课程要求：重点掌握集成电路的,本课程平时成绩考核要求1、基本分为702、扣分情况：缺勤，迟到，作业不交，作业质量低，上课态度不端正3、加分情况：全勤，上课认真，作业完成质量好,3,本课程平时成绩考核要求1、基本分为702、扣分情况：缺勤,分立器件和分立器件构成的电路,4,分立器件和分立器件构成的电路4,5,5,集成电路的定义：,将多个元器件（如晶体管、二极管、电阻等）集成在一块芯片上，并用互连线进行连接，得到能实现一定功能的电路。,2019年9月7日,6,集成电路的定义：2019年9月7日 6,概念解释,3DK4,管芯,7,概念解释3DK47,J.Kilby 生于 1923年，1958年发明集成电路，2000年获Nobel奖，2019.6.20去世,。,R.Noyce，生于1927年。Intel的创始人之一，1959年独立发明集成电路，1990年去世。,集成电路诞生,8,J.Kilby 生于 1923年，1958年发明集成电路，,一、集成电路发展历程,1952年,G.W.A.Dummer在华盛顿学会上提出了集成电路(ICIntegrated Circuit)的概念：,把多个器件及其间的连线以批加工方式同时制作在一个芯片上。,9,一、集成电路发展历程 1952年 G.W.A.Dumme,一、集成电路发展历程,1958年,美国无线电公司Wallmark等人发表了PN结隔离(Isolation)的思想:,把多个器件制作在一个芯片上，器件之间必须实现电隔离，使每个器件相对独立。,10,一、集成电路发展历程1958年 美国无线电公司Wallm,一、集成电路发展历程,1959年,TI 公司研制出第一块集成电路（四个晶体管）,1963年,DTL、TTL、ECL、MOS、CMOS 集成电路相继出现,11,一、集成电路发展历程 1959年 TI 公司研制出第一块,12,12,一、集成电路发展历程,1965年,仙童半导体公司(Fairchild)戈登,摩尔提出,Moor,定律：,每一代（3年）硅芯片上的集成密度翻两番。,加工工艺的特征线宽每代以30%的速度缩小。,集成度:,单个芯片上集成的器件数,13,一、集成电路发展历程 1965年 仙童半导体公司(Fa,一、集成电路发展历程,70年代末80年代初,开始发展专用集成电路（ASIC Application Specific Integrated Circuit),90年代中末期,开始发展片上系统（SoCSystem on Chip),14,一、集成电路发展历程 70年代末80年代初开始发展专用集,一、集成电路发展历程,集成电路规模,SSI,(Small Scale Integration),10,8,15,一、集成电路发展历程集成电路规模 SSI(Sma,一、集成电路发展历程,特征线宽,微米,Micrometer:1.0um (1.0um 1.2um 1.5um 2um 3um 4um 5um),亚微米,(SM-Sub-Micrometer):0.8um 0.6um,深亚微米,(DSM-Deep Sub-Micrometer):0.5um 0.35um 0.25un,超深亚微,(VDSM-Very Deep Sub-Micrometer):0.25um 0.18um 0.13um,纳米,：,0.09um(90nm)0.07um(70nm),16,一、集成电路发展历程特征线宽微米 Micrometer:,一、集成电路发展历程,晶圆（Wafer)直径,：1.5吋(40mm)2吋(50mm)3吋(75mm)4吋(100mm)6吋(150mm)8吋(200mm)12吋(300mm)16吋(400mm),17,一、集成电路发展历程晶圆（Wafer)直径：1.,18,18,二、集成电路的优点：,1.,高集成度：,简化电子线路，缩短电子产品的设计和组装周期，体积小，重量轻,2.,高速度：,器件尺寸小、连线短、分布电容小等,3.,高可靠：,减少了外部接触点，不易受外界影响,4.,低成本：,生产成本(制版、流片、封装、测试等)；,印刷电路成本(接插件、装配、调试等),5.,低功耗：,器件功率低、工作电压低,19,二、集成电路的优点：1.高集成度：简化电子线路，缩短电子,三、应用领域,集成电路最初是作为超小型电路的一个分支而诞生的，是为了满足宇航设备及军用设备所追求的小型化和轻量化的目标。,由于其优点具有普遍性，应用领域逐渐扩大，乃至发展到各行各业的各个领域,。,20,三、应用领域 集成电路最初是作为超小型电路的,三、应用领域,图示,家电 计算机 工业控制,交通 通信 网络 武器,（电子社会）,21,三、应用领域图示家电 计算机 工业控制 2,22,22,四、集成电路的类别（一）按结构分,双极型集成电路,器件为BJT，速度高、驱动能力强，但功耗大、集成度相对较低,MOS集成电路,器件为MOSFET，包括PMOS集成电路、NMOS集成电路和CMOS集成电路,BiMOS集成电路,兼有两者优点，但制造工艺复杂，成本较高,23,四、集成电路的类别（一）按结构分双极型集成电路 器件,四、集成电路的类别（二）按功能分,逻辑电路（Logic)，又称数字电路（Digital）,产品以CMOS型为主，尤其是规模大的电路,模拟电路（Analog）原称线性电路（Linear）,产品以双极为主，CMOS是目前研究方向,数模混合电路（Mixed）,产品以Bi-MOS居多，CMOS是目前研究方向,24,四、集成电路的类别（二）按功能分逻辑电路（Logic),双极集成电路,典型,工艺流程,P-Sub,衬底准备（P型）,光刻n+埋层区,氧化,n+埋层区注入,清洁表面,25,双极集成电路典型工艺流程P-Sub衬底准备（P型）光刻n+,P-Sub,1.1.1,工艺流程,（续1）,生长n-外延,隔离氧化,光刻p+隔离区,p+隔离注入,p+隔离推进,N+,N+,N-,N-,26,P-Sub1.1.1 工艺流程（续1）生长n-外延隔离,1.1.1,工艺流程,（续2）,光刻硼扩散区,P-Sub,N+,N+,N-,N-,P+,P+,P+,硼扩散,氧化,27,1.1.1 工艺流程（续2）光刻硼扩散区P-SubN+N,1.1.1,工艺流程,（续3）,光刻磷扩散区,磷扩散,氧化,P-Sub,N+,N+,N-,N-,P+,P+,P+,P,P,28,1.1.1 工艺流程（续3）光刻磷扩散区磷扩散氧化P,1.1.1,工艺流程,（续5）,光刻引线孔,清洁表面,P-Sub,N+,N+,N-,N-,P+,P+,P+,P,P,29,1.1.1 工艺流程（续5）光刻引线孔清洁表面P-Su,1.1.1,工艺流程,（续6）,蒸镀金属,反刻金属,P-Sub,N+,N+,N-,N-,P+,P+,P+,P,P,30,1.1.1 工艺流程（续6）蒸镀金属反刻金属P-Sub,1.1.1,工艺流程,（续7）,钝化,P-Sub,N+,N+,N-,N-,P+,P+,P+,P,P,光刻钝化窗口,后工序,31,1.1.1 工艺流程（续7）钝化P-SubN+N+N-N,1.1.2 光刻掩膜版汇总,埋层,隔离,硼扩,磷扩,引线孔,金属,钝化,32,1.1.2 光刻掩膜版汇总埋层隔离硼扩磷扩引线孔,1.1.3 隔离的实现,1.,P+隔离扩散要扩穿外延层，与p型衬底连通。,因此，将n型外延层分割成若干个“岛”。,2.,P+隔离接电路最低电位，,使“岛”与“岛”之间形成两个背靠背的反偏二极管。,N,+,N,+,N,-,-epi,P,N,-,-epi,P,P-Sub,(GND),P-Sub,(GND),P-Sub,(GND),B,P-Sub,SiO,2,光刻胶,N+埋层,N,-,epi,SiO,2,P,+,P,+,P,+,SiO,2,N,-,epi,P,P,N,+,N,+,N,+,N,+,C,E,C,E,B,B,钝化层,33,1.1.3 隔离的实现1.P+隔离扩散要扩穿外延层，与p型,1.1.4 外延层电极的引出,外延层参杂浓度较低，与金属相接处易形成整流接触（金属半导体势垒二极管）。因此，,外延层引出电极处应增加浓扩散。,B,P-Sub,SiO,2,光刻胶,N+埋层,N,-,epi,P,+,P,+,P,+,SiO,2,N,-,epi,P,P,N,+,N,+,N,+,钝化层,N,+,C,E,C,E,B,B,34,1.1.4 外延层电极的引出 外延层参杂浓度,1.1.5 埋层的作用,B,P-Sub,SiO,2,光刻胶,N+埋层,N,-,epi,P,+,P,+,P,+,SiO,2,N,-,epi,P,P,N,+,N,+,N,+,钝化层,N,+,C,E,C,E,B,B,1.减小串联电阻,（集成电路中的各个电极均从上表面引出，外延层电阻率较大。,2.减小寄生pnp晶体管的影响,（第二章介绍）,35,1.1.5 埋层的作用BP-SubSiO2光刻胶N+埋层N,集成,NPN,晶体管的有源寄生效应,（1）NPN晶体管正向有源时,P-Sub,N,-,epi,P,+,P,+,P,N,+,N,+,C,E,B,E(N,+,),B(P),C(N),NPN,S(P),PNP,V,BC,0 V,SC,0 V,SC,0,寄生PNP晶体管正向有源导通,，有电流流向衬底，影响NPN晶体管的正常工作。,37,集成NPN晶体管的有源寄生效应（2）NPN晶体管饱和或反,集成,NPN,晶体管的有源寄生效应,（3）减小,有源寄生效应的措施,P-Sub,N,-,epi,P,+,P,+,P,N,+,N,+,C,E,B,增加n+埋层,掺金,降低硼扩浓度,38,集成NPN晶体管的有源寄生效应（3）减小有源寄生效应的措,集成,NPN,晶体管的寄生效应,重点,寄生PNP管的结构及存在条件,减小寄生PNP管影响的措施,无源寄生元件,39,集成NPN晶体管的寄生效应重点39,集成,NPN,晶体管的无源寄生效应,PN电容,扩散电容反映少子存储电荷与偏压的关系，反偏时由于少子耗尽，可以不考虑。,势垒电容PN结势垒区体现出的电容效应,电极引线延伸电极电容一般可以忽略,40,集成NPN晶体管的无源寄生效应PN电容40,集成,NPN,晶体管的无源寄生效应,电阻,发射极串联电阻,集电极串联电阻,基极串联电阻,41,集成NPN晶体管的无源寄生效应电阻41,谢谢！,42,谢谢！42,43,43,