第2章典型微处理器

,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,1,本章主要教学内容,8086,微处理器内部结构和寄存器,8086,微处理器外部引脚特性和工作方式,8086,微处理器存储器和,I/O,组织,高档微处理器的典型结构和各功能部件,第,2,章 典型微处理器,第,2,章,2,本章教学目的及要求,通过学习，应掌握：,典型微处理器的内部组成,寄存器结构,外部引脚特性和作用,存储器和,I/O,组织,系统工作方式和特点,第,2,章,3,2.1 8086,微处理器内部结构,Intel 8086,微处理器是一种具有代表性的处理器，后续推出的各种微处理器均保持与之兼容。,8086,特点：,8086,有,16,根数据线和,20,根地址线，可寻址地址空间,1MB,。,采用并行流水线工作方式，通过设置指令预取队列实现；,对内存空间实行分段管理；,支持多处理器系统，可工作于最小和最大两种工作模式。,第,2,章,4,2.1.1 8086,微处理器内部结构及主要部件功能,8086,从功能上可划分为两个逻辑单元，即执行部件,EU,和总线接口部件,BIU,，其内部结构如图,2.1,所示。,第,2,章,5,图,2.1 8086,微处理器内部结构,6,1.,执行部件,EU,EU,主要由算术逻辑运算单元,ALU,、标志寄存器、数据暂存寄存器、通用寄存器组和,EU,控制电路等部件组成，其功能是负责指令的译码和执行。,第,2,章,7,2.,总线接口部件,BIU,BIU,由地址加法器、专用寄存器组、指令队列缓冲器及总线控制电路等部件组成。,提供,16,位双向数据总线和,20,位地址总线，是完成,CPU,与存储器或,I/O,设备间数据传送。,BIU,内部有,4,个,16,位段地址寄存器，,1,个,16,位指令指针寄存器，,1,个,6,字节指令队列缓冲器以及,20,位地址加法器和总线控制电路。,第,2,章,8,第,2,章,2.1.2 8086,寄存器及其主要作用,8086,可供编程使用的有,14,个,16,位寄存器，按其用途可分为,3,类：,通用寄存器,段寄存器,指针和标志寄存器,9,1.,通用寄存器,（,1,）数据寄存器：存放操作数或中间结果。,（,2,）指针和变址寄存器：存放地址偏移量。,2.,控制寄存器,（,1,）指令指针寄存器,IP,（,2,）标志寄存器,FLAG,6,个状态标志：,CF-,进位标志；,PF-,奇偶标志；,AF-,辅助进位标志；,ZF-,零标志；,SF-,符号标志；,OF-,溢出标志,3,个控制标志：,TF-,陷阱标志或单步操作标志：,IF-,中断允许标志；,DF-,方向标志,第,2,章,10,3.,段寄存器,（,1,）代码段寄存器,CS,（,2,）数据段寄存器,DS,（,3,）堆栈段寄存器,SS,（,4,）附加段寄存器,ES,第,2,章,11,2.2 8086,微处理器引脚功能,8086CPU,具有,40,个引脚，采用双列直插式的封装形式，如图,2-4,所示。,数据总线为,16,条，地址总线为,20,条，其余为状态线、控制信号线、电源、地线等。地址,/,数据总线采用分时复用方式，即一部分引脚具有双重功能，如,AD,15,AD,0,这,16,个引脚，有时传送数据信号，有时可输出地址信号。,第,2,章,12,图,2-4 8086CPU,引脚图,第,2,章,13,理解和运用,8086CPU,引脚时要注意以下几个方面：,（,1,）每个引脚只传送一种特定信号；,（,2,）一个引脚电平高低代表不同传递信号；,（,3,）,CPU,工作于最小、最大不同模式时引脚有不同名称和定义；,（,4,）分时复用引脚；,（,5,）特定引脚输入和输出信号分别传送不同信息。,第,2,章,14,2.3,存储器结构与,I/O,组织,存储器内部按字节组织，两个相邻字节称一个字。,存放数据以字节为单位；存放数据为一个字时将每个字低字节存放在低地址，高字节存放在高地址，以低地址作为该字访问地址。,从偶地址开始存放的字称规则字或对准字，从奇地址开始存放的字称非规则字或非对准字。规则字的存取可在一个总线周期内完成，非规则字的存取需要两个总线周期。,第,2,章,15,2.3.1,存储器内部结构的组织,1.,存储器内部结构及访问方法,8086,将存储器,1MB,存储空间分成两个,512KB,存储体，分别叫高位库和低位库。,低位库固定与,CPU,低位字节数据线,D7D0,相连，称低字节存储体，该存储体中每个地址均为偶地址；,高位库与,CPU,高位字节数据线,D15D8,相连，称高字节存储体，该存储体中每个地址均为奇地址。,两个存储体与,CPU,总线之间的连接如图,2.6,所示。奇地址存储体的片选端受控于信号 ，偶地址存储体的片选端受控于地址线,A0,。,第,2,章,16,图,2.6,两个存储体与总线连接,17,2.,存储器的分段结构,8086,系统采用,20,位地址线寻址,1M,字节存储空间。由于,CPU,内所有寄存器都只有,16,位，只能寻址,64KB,。因此，把整个存储空间分成若干逻辑段，,每个逻辑段容量最大,64KB,。,CPU,允许各逻辑段在整个存储空间中浮动，可紧密相连，也可相互重叠，还可分开一段距离，如图,2-7,所示。,第,2,章,18,19,3.,存储器中不同地址的理解,（,1,）段地址：描述要寻址的逻辑段在内存中的起始位置。,（,2,）偏移地址：描述要寻址的内存单元距本段段首的偏移量。,（,3,）逻辑地址：由段地址和偏移地址两部分组成。表示形式为,“,段地址：偏移地址,”,。,（,4,）物理地址：存储器实际地址，由,CPU,提供的,20,位地址码来表示，是惟一能代表存储空间每个字节单元的地址。,第,2,章,20,逻辑地址到物理地址的转换由,BIU,中,20,位的地址加法器自动完成。,物理地址计算公式：,物理地址,=,段地址,10H,偏移地址,4.,专用和保留的存储单元地址,（,1,）,00000H,003FFH,（,IKB,）：用来存放中断向量。,（,2,）,B0000H,B0FFFH,（,4KB,）,),：单色显示器的视频缓冲区。,（,3,）,B8000H,BBFFFH,（,16KB,）；彩色显示器的视频缓冲区。,（,4,）,FFFF0H,FFFFFH,（,16B,）：系统复位启动。,第,2,章,21,2.3.2,I/O,端口组织,1.,统一编址：,I/O,端口地址置于,1MB,存储器空间中，每个端口占用一个存储单元的地址。,CPU,访问存储器的指令和各种寻址方式都可用于寻址,I/O,端口。,2.,独立编址：端口单独编址构成一个,I/O,空间，,CPU,设置专门输入,/,输出指令（,IN,和,OUT,）和接口控制信号访问,I/O,端口。端口地址空间独立，控制电路和地址译码电路较简单，输入,/,输出指令类别少，一般只进行传送操作。,第,2,章,22,2.4 8086,系统的总线操作及时序,2.4.1 8086,总线周期,8086,与存储器或,I/O,端口交换数据时需启动一个总线周期。,“,总线周期,”,是指,CPU,与存储器或,I/O,设备每传送,1,个字节或字数据所需时间。,CPU,与存储器或,I/O,设备进行数据传送称,“,总线操作,”,，,8086,基本总线周期由,4,个时钟周期组成，如图,2.9,所示。,“,时钟周期,”,是,CPU,的基本时间计量单位，由,CPU,主频决定，一个时钟周期又称为一个,“,T,状态,”,，基本总线周期用,T1,、,T2,、,T3,、,T4,表示。,第,2,章,23,一个总线周期完成一次数据传输至少需要有传送地址和传送数据两个过程。在每个总线周期的第一个时钟周期,T1,期间，,CPU,输出地址，随后,3,个,T,周期（,T2T4,）传送数据。,实际系统中，一些低速设备在,3,个,T,周期内无法完成数据传送，则在总线周期中插入若干个,“,等待周期,TW,”,。如系统总线处于空闲状态称空闲周期。,第,2,章,CLK,T,1,总线周期,总线周期,地址,缓冲,数据,地址,缓冲,数据,地址,/,数据,总线,T,2,T,3,T,4,T,1,T,2,T,3,T,4,24,第,2,章,2.4.2 8086,系统的工作模式,8086,系统可工作在最小模式（单处理机）和最大模式（多处理机）。,通过,CPU,第,33,条引脚,MN/,来控制。,（,1,）最小工作,模,式（,MN/,=1,）：把,8086CPU33,引脚接,+5V,，系统处于最小工作模式。适用于单微处理器组成的小系统，所有总线控制信号都直接由,8086CPU,产生，系统中的总线控制逻辑电路被减到最少。,（,2,）最大工作模式（,MN/=0,）：,8086,的,33,引脚接地时系统处于最大工作模式。,此时，系统中存在两个或两个以上的微处理器，,其中有一个主处理器,8086,，其他处理器称为协处理器。,25,8086,通过执行一系列操作来完成系统复位和启动，总线操作、暂停操作和中断操作等。这些操作在计算机时钟信号控制下按规定时序一步步执行。,1.,系统复位及启动,通过,RESET,引脚触发信号执行。当,RESET,引脚为高电平时,CPU,就结束当前操作，进入复位过程，把内部各寄存器（除,CS,外）清,0,，标志寄存器清,0,，指令队列清,0,，,CS,和,IP,分别初始化为,FFFFH,和,0000H,。系统复位后重新启动时从,FFFF0H,开始执行指令。,2.4.3 8086,系统的操作时序,第,2,章,26,2.,总线操作,CPU,与存储器或,I/O,端口交换数据或者填充指令队列时，都需要执行一个总线周期，即总线操作。,存储器或,I/O,端口速度较慢时，等待状态发生器发出,READY,“,0”,未准备就绪信号，,CPU,会在,T3,状态之后插入,1,个或多个等待状态,TW,。,按数据传输方向可分为总线读操作和总线写操作。前者是指,CPU,从存储器或,I/O,端口读取数据，后者则是指,CPU,把数据写入到存储器或,I/O,端口。,第,2,章,27,3.,暂停操作,CPU,执行暂停指令,HLT,时就暂停一切操作，该状态一直保持到发生中断或对系统进行复位时为止。,4.,中断响应总线周期操作,8086,有硬件中断和软件中断两种形式。硬件中断可通过非屏蔽引脚,NMI,送入“中断请求”信号引起，也可通过中断控制器,8259A,向,INTR,引脚送入“中断请求”引起；软件中断是由程序中的中断指令,INT n,等引起。,第,2,章,28,第,2,章,2.5 32,位高档微处理器简介,2.5.1 Intel 80386,微处理器,1985,年,Intel,公司推出与,8086,、,80286,兼容的高性能,32,位微处理器,80386,。芯片以,132,条引线网络阵列式封装，数据引脚和地址引脚各,32,条，时钟频率,12.5 MHz,及,16 MHz,。,29,第,2,章,（,1,）,80386,的特点,具有段页式存储器管理部件，,4,级保护机构；,有实地址方式、虚地址保护方式和虚拟,8086,三种工作方式。,存储器按段组织，每段最长,4GB,，对,64TB,虚拟存储空间允许每个任务可用,16 K,个段。,可在实地址方式下运行,8086,应用程序的同时利用,80386,的虚拟保护机构运行多用户操作系统及程序。,30,第,2,章,（,2,）,80386,的内部功能结构,80386 CPU,主要由总线接口、指令预取、指令译码、执行、分段和分页等,6,个独立的处理部件组成，内部的这,6,个部件可独立并行操作。因此，,80386 CPU,的执行速度较,80286 CPU,又有较大提高。,80386,的功能结构如图,2.13,所示。,31,图,2.13 80386,微处理器内部结构框图,32,第,2,章,2.5.2 80486,微处理器,32,位微处理器,80486,芯片集成,l20,万个晶体管，以,168,条引线网络阵列式封装，数据线,32,条，地址线,32,条。,（,1,）,