第3章FPGA结构与配置

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,第3章,FPGACPLD,结构与应用,EDA,技术,实用教程,FPGA,-,F,ield,P,rogrammable,G,ate,A,rray,CPLD,-,C,omplex,P,rogrammable,L,ogic,D,evice,3.1 概 述,基本,PLD,器件的原理结构图,3.1.1 可编程逻辑器件的发展历程,70年代,80年代,90年代,PROM,和,PLA,器件,改进的,PLA,器件,GAL,器件,FPGA,器件,EPLD,器件,CPLD,器件,内嵌复杂,功能模块,的,SoPC,3.1 概 述,3.1.2 可编程逻辑器件的分类,按集成度(,PLD),分类,3.1 概 述,3.2 简单,PLD,原理,3.2.1 电路符号表示,常用逻辑门符号与现有国标符号的对照,3.2.1 电路符号表示,图3-4,PLD,的互补缓冲器 图3-5,PLD,的互补输入 图3-6,PLD,中与阵列表示,图3-7,PLD,中或阵列的表示 图3-8 阵列线连接表示,3.2 简单,PLD,原理,3.2.2,PROM,图3-9,PROM,基本结构：,其逻辑函数是：,3.2 简单,PLD,原理,3.2.2,PROM,图3-10,PROM,的逻辑阵列结构,逻辑函数表示：,3.2 简单,PLD,原理,3.2.2,PROM,图3-11,PROM,表达的,PLD,图阵列,图3-12 用,PROM,完成半加器逻辑阵列,3.2 简单,PLD,原理,3.2.3,PLA,图3-13,PLA,逻辑阵列示意图,3.2 简单,PLD,原理,3.2.3,PLA,图3-14,PLA,与,PROM,的比较,3.2 简单,PLD,原理,3.2.4,PAL,图3-15,PAL,结构：,图3-16,PAL,的常用表示：,3.2 简单,PLD,原理,3.2.4,PAL,图3-17 一种,PAL16V8,的部分结构图,3.2 简单,PLD,原理,3.2.5,GAL,图3-18,GAL16V8,的结构图,3.2.5,GAL,图3-19寄存器输出结构,图3-20寄存器模式组合双向输出结构,3.2 简单,PLD,原理,(1),寄存器模式。,3.2.5,GAL,图3-21 组合输出双向结构,图3-22 复合型组合输出结构,3.2 简单,PLD,原理,(2),复合模式。,3.2.5,GAL,图3-23 反馈输入结构,图3-24输出反馈结构,图3-25 简单模式输出结构,(3),简单模式。,3.2 简单,PLD,原理,3.3,CPLD,结构与工作原理,图3-26,MAX7000,系列的单个宏单元结构,1、 逻辑阵列块(,LAB),图3-27-,MAX7128S,的结构,3.3,CPLD,结构与工作原理,3.3,CPLD,结构与工作原理,2、 宏单元,逻辑阵列,乘积项选择矩阵,可编程寄存器,3.3,CPLD,结构与工作原理,3、 扩展乘积项,图3-28 共享扩展乘积项结构,（1）共享扩展项,图3-29 并联扩展项馈送方式,（2）并联扩展项,3.3,CPLD,结构与工作原理,3.3,CPLD,结构与工作原理,4、 可编程连线阵列,图3-30,PIA,信号布线到,LAB,的方式,5、,I/O,控制块,图3-31-,EPM7128S,器件的,I/O,控制块,3.3,CPLD,结构与工作原理,3.4,FPGA,结构与工作原理,3.4.1 查找表,图3-33,FPGA,查找表单元内部结构,图3-32,FPGA,查找表单元,图,3-34,FLEX FPGA,内部结构,3.4.2,FLEX10K,系列器件,3.4.2,FLEX10K,系列器件,(1) 逻辑单元,LE。,图,3-35,LE(LC),结构图,(1) 逻辑单元,LE,图3-36 进位链连通,LAB,中的所有,LE,快速加法器, 比较器和计数器,DFF,进位输入,(,来自上一个逻辑单元,),S1,LE1,查找表,LUT,进位链,DFF,S2,LE2,A1,B1,A2,B2,进位输出,(,到,LAB,中的下一个逻辑单元),进位链,查找表,LUT,3.4.2,FLEX10K,系列器件,(1) 逻辑单元,LE,图3-37 两种不同的级联方式,“,与”级联链,“,或”级联链,LUT,LUT,IN 3.0,IN 4.7,LUT,IN (4n-1).4(n-1),LUT,LUT,IN 3.0,IN 4.7,LUT,IN (4n-1).4(n-1),LE1,LE2,LE,n,LE1,LE2,LE,n,0.6,ns,2.4,ns,16位地址译码速度可达 2.4 + 0.6,x3=4.2 ns,3.4.2,FLEX10K,系列器件,(2),逻辑阵列,LAB(Logic Array Block),图,3-38,FLEX10K LAB,的结构图,(3),快速通道,(,FastTrack),3.4.2,FLEX10K,系列器件,FastTrack,遍布于整个,FLEX10K,器件，是一系列水平和垂直走向的连续式布线通道。,FastTrack,连接是由遍布整个器件的,“,行互连,”,和,“,列互线,”,组成的。,(4) I/O,单元与专用输入端口,图,3-39,IO,单元结构图,(5),嵌入式阵列块,EAB(Embedded Array Block),3.4.2,FLEX10K,系列器件,图,3-40,用,EAB,构成不同结构的,RAM,和,ROM,输出时钟,D,RAM/ROM,256x8,512x4,1024x2,2048x1,D,D,D,写脉冲电路,输出宽度,8,4,2,1,数据宽度,8,4,2,1,地址宽度,8,9,10,11,写使能,输入时钟,3.5.1,内部逻辑测试,3.5,FPGA/CPLD,测试技术,3.5.2 JTAG,边界扫描测试,图,3-41,边界扫描电路结构,3.5.2 JTAG,边界扫描测试,表3-1 边界扫描,IO,引脚功能,引,脚,描,述,功,能,TDI,测试数据输入,(,Test Data Input),测试指令和编程数据的串行输入引脚。数据在,TCK,的上升沿移入。,TDO,测试数据输出,(,Test Data Output),测试指令和编程数据的串行输出引脚，数据在,TCK,的下降沿移出。如果数据没有被移出时，该引脚处于高阻态。,TMS,测试模式选择,(,Test Mode Select),控制信号输入引脚，负责,TAP,控制器的转换。,TMS,必须在,TCK,的上升沿到来之前稳定。,TCK,测试时钟输入,(,Test Clock Input),时钟输入到,BST,电路，一些操作发生在上升沿，而另一些发生在下降沿。,TRST,测试复位输入,(,Test Reset Input),低电平有效，异步复位边界扫描电路,(,在,IEEE,规范中，该引脚可选,),。,3.5.2 JTAG,边界扫描测试,JTAG BST,需要下列寄存器：,指令寄存器,旁路寄存器,边界扫描寄存器,用来决定是否进行测试或访问数据寄存器操作,这个1,bit,寄存器用来提供,TDI,和,TDO,的最小串行通道,由器件引脚上的所有边界扫描单元构成,3.5.2 JTAG,边界扫描测试,图,3-42,边界扫描数据移位方式,3.5.2 JTAG,边界扫描测试,图,3-43,JTAG BST,系统内部结构,图,3-44,JTAG BST,系统与与,FLEX,器件关联结构图,3.5.2 JTAG,边界扫描测试,图,3-45,JTAG BST,选择命令模式时序,3.5.2 JTAG,边界扫描测试,TAP,控制器的命令模式,l,SAMPLEPRELOAD,指令模式。,l,EXTEST,指令模式。,l,BYPASS,指令模式。,l,IDCODE,指令模式,l,USERCODE,指令模式,3.5.3,嵌入式逻辑分析仪,3.6.1 Lattice,公司,CPLD,器件系列,3.6,FPGA/CPLD,产品概述,1.,ispLSI,器件系列,ispLSI1000E,系列,ispLSI2000E/2000VL/200VE,系列,ispLSI5000V,系列,ispLSI 8000/8000V,系列,3.6.1 Lattice,公司,CPLD,器件系列,3.6,FPGA/CPLD,产品概述,2.,ispLSI,器件的结构与特点,采用,UltraMOS,工艺,系统可编程功能，所有的,ispLSI,器件均支持,ISP,功能,边界扫描测试功能,加密功能,短路保护功能,3.6.1 Lattice,公司,CPLD,器件系列,3.6,FPGA/CPLD,产品概述,3.6.2,Xilinx,公司的,FPGA,和,CPLD,器件系列,1.,Virtex-4,系列,FPGA,面向逻辑密集的设计：,Virtex-4 LX,面向高性能信号处理应用：,Virtex-4 SX,面向高速串行连接和嵌入式处理应用：,Virtex-4 FX,2.,Spartan,器件系列,3.6.1 Lattice,公司,CPLD,器件系列,3.6,FPGA/CPLD,产品概述,3.6.2,Xilinx,公司的,FPGA,和,CPLD,器件系列,3.,XC9500,系列,CPLD,4.,Xilinx FPGA,配置器件,SPROM,5.,Xilinx,的,IP,核,逻辑核,(,LogiCORE),通用类,接口类,Alliance,核,3.6.1 Lattice,公司,CPLD,器件系列,3.6,FPGA/CPLD,产品概述,3.6.3,Altera,公司,FPGA,和,CPLD,器件系列,1.,Stratix II,系列,FPGA,Stratix II,提供了高速,I/O,信号和接口,:,专用串行,/,解串（,SERDES,）,电路,动态相位调整（,DPA,）,电路,支持差分,I/O,信号电平,提供外部存储器接口,3.6.1 Lattice,公司,CPLD,器件系列,3.6,FPGA/CPLD,产品概述,3.6.3,Altera,公司,FPGA,和,CPLD,器件系列,2.,Stratix,系列,FPGA,3.,ACEX,系列,FPGA,4.,FLEX,系列,FPGA,5.,MAX,系列,CPLD,6.,Cyclone,系列,FPGA,低成本,FPGA,7.,Cyclone II,系列,FPGA,8.,Altera,宏功能块及,IP,核,3.6.1 Lattice,公司,CPLD,器件系列,3.6,FPGA/CPLD,产品概述,3.6.4,Actel,公司的,FPGA,器件系列,3.6.5,Altera,公司的,FPGA,配置方式与器件系列,表3-2,Altera FPGA,常用配置器件,器,件,功能描述,封装形式,EPC2,1695680,1,位，,3.3/5,V,供电,20,脚,PLCC,、,32,脚,TQFP,EPC1,1046496,1,位，,3.3/5,V,供电,8,脚,PDIP,、,20,脚,PLCC,EPC1441,440 800,1,位，,3.3/5,V,供电,8,脚,PDIP,、,20,脚,PLCC,EPC1213,212 942,1,位，,5,V,供电,8,脚,PDIP,、,20,脚,PLCC,、,32,脚,TQFP,EPC1064,65 536,1,位，,5,V,供电,8,脚,PDIP,、,20,脚,PLCC,、,32,脚,TQFP,EPC1064V,65 536,1,位，,5,V,供电,8,脚,PDIP,、,20,脚,PLCC,、,32,脚,TQFP,3.7,CPLD,和,FPGA,的编程与配置,表3-3 图3-46接口各引脚信号名称,图,3-46 10,芯下载口,3.7.1 CPLD,的,ISP,方式编程,3.7,CPLD,和,FPGA,的编程与配置,图,3-47,CPLD,编程下载连接图,3.7.1 CPLD,的,ISP,方式编程,3.7,CPLD,和,FPGA,的编程与配置,图,3-48,多,CPLD,芯片,ISP,编程连接方式,3.7.2,使用,PC,并行口配置,FPGA,3.7,CPLD,和,FPGA,的编程与配置,图,3-49,PS,模式，,FLEX10K,配置时序,3.7.2,使用,PC,并行口配置,FPGA,图,3-50,多,FPGA,芯片配置电路,3.7.2,使用,PC,并行口配置,FPGA,3.7,CPLD,和,FPGA,的编程与配置,图,3-51,FPGA,使用,EPC,配置器件的配置时序,3.7.2,使用,PC,并行口配置,FPGA,3.7,CPLD,和,FPGA,的编程与配置,图,3-52,FPGA,的配置电路原理图,（注，此图来自,Altera,资料，中间一上拉线应串,1,K,电阻）,3.7.3,用专用配置器件配置,FPGA,图,3-53,EPC2,配置,FPGA,的电路原理图,3.7.4,使用单片机配置,FPGA,3.7,CPLD,和,FPGA,的编程与配置,图,3-54,MCU,用,PPS,模式配置,FPGA,电路,3.7.4,使用单片机配置,FPGA,3.7,CPLD,和,FPGA,的编程与配置,图,3-55,单片机使用,PPS,模式配置时序,3.7.4,使用单片机配置,FPGA,3.7,CPLD,和,FPGA,的编程与配置,图,3-56,用,89,C52,进行配置,3.7.5,使用,CPLD,配置,FPGA,3.7,CPLD,和,FPGA,的编程与配置,缺点,1,、速度慢，不适用于大规模和高可靠的,FPGA,配置；,2,、容量小，单片机引脚少，不适合接大的,ROM,以存储较大的配置文件；,3,、体积大，成本和功耗都不利于相关的设计。,习 题,习题3-1,OLMC,有何功能？说明,GAL,是怎样实现可编程组合电路与时序电路的。,习题3-2,什么是基于乘积项的可编程逻辑结构？,习题3-3,什么是基于查找表的可编程逻辑结构？,习题3-4,FLEX10K,系列器件中的,EAB,有何作用？,习题3-5,与传统的测试技术相比，边界扫描技术有何优点？,习题3-6,介绍编程与配置这两个概念。,习题3-7,请参阅相关资料，并回答问题：如本章给出的归类方式，将基于乘积项的可编程逻辑结构的,PLD,器件归类为,CPLD,；,将基于查找表的可编程逻辑结构的,PLD,器件归类为,FPGA,，,那么，,APEX,系列属于什么类型,PLD,器件？,MAX II,系列又属于什么类型的,PLD,器件？,实 验 与 设 计,单片机或,CPLD,及,EPROM,配置,FPGA,电路设计,根据图3-49和图3-56设计一个可对,EPF10K20,配置的电路，其中的配置文件存储器可以用,EPROM(,如27,C512),担任，配置控制器用,EPM7128S,或89,C51,来担任，要求,EPROM,能放置4个配置文件，由,CPLD,或单片机通过控制,EPROM,地址线的方式，根据接受命令的方式对,FPGA,配置不同的配置文件。,注：本实验可作为一个毕业设计项目。,