第11讲算术运算电路和竞争冒险

,Digital Logic Circuit,第11讲 算术运算电路和竞争冒险,第 11 讲,课时授课计划,内容：加法器和,数,数值比较,器,器,组合逻辑,电,电路中的,竞,竞争冒险,目的与要,求,求：,1.,掌握半加,器,器，全加,器,器的逻辑,功,功能、逻,辑,辑符号。,2.,了解多位,加,加法器实,现,现进位的,方,方法。,3.,掌握数值,比,比较器的,逻,逻辑功能,。,。,4.,了解,MSI,加法器,74LS283。,5.,竞争冒险,的,的概念、,产,产生的原,因,因。,6.,竞争冒险,的,的判断。,7.,竞争冒险,现,现象的消,除,除方法。,重点与难,点,点：,半加器、,全,全加器、,数,数值比较,器,器的基本,概,概念。,竞争冒险,现,现象的消,除,除方法。,竞争冒险,的,的判断。,课堂讨论,：,：多位二,进,进制数如,何,何比较大,小,小？,1,什么情,况,况时要考,虑,虑竞争冒,险,险问题？,2,译码显,示,示时是否,要,要考虑竞,争,争冒险问,题,题？,现代教学,方,方法与手,段,段：,大屏幕投,影,影,复习（提,问,问）：,常用,MSI,组合逻辑,电,电路及其,实,实现组合,逻,逻辑函数,的,的方法？,加数,和,加法器,半加器：,不考虑进,位,位将两个,一,一位二进,制,制数相加,的,的运算电,路,路。,输入输出,信,信号为：,输入信号,：,：加数,A，,被加数,B；,输出信号,：,：和,S,异或门也,就,就是半加,器,器,2.全,加,加器：,实现两个,一,一位二进,制,制数相加,，,，并且考,虑,虑来自低,位,位的进位,以,以及向高,位,位,的进位的,运,运算电路,。,。,输入信号,：,：加数,A,i,，,被加数,B,i,，,来自低位的进位,C,i-1,。,输出信号：本位,和,和,S,i,，,向高位的进位,C,i,。,真值表如下：,A,i,B,i,C,i-1,S,i,C,i,0,0,0,0,0,0,0,1,1,0,0,1,0,1,0,0,1,1,0,1,1,0,0,1,0,1,0,1,0,1,1,1,0,0,1,1,1,1,1,1,多位加法器（二,进,进制并行加法器,）,）,串行进位：,低位全加器的进,位,位输出依次加到,相,相邻高位全加器,的,的进位输入端。,最,最低位的进位输,入,入端接地。,4位串行加法器,如下图：,优点：电路简单,。,。,缺点：运算速度,慢,慢。在最不利的,情,情况下，做一次,加,加法运算需要经,过,过,4,个全加器的传输,时,时间（从输入加,数,数到输出建立稳,定,定的状态所需时,间,间）才能得到稳,定,定可靠的运算结,果,果。（,速度慢的根源在,于,于逐位进位,）,超前进位加法器,并行进位（超前,进,进位）的思想：,高位用的进位信,号,号不取自低位的,进,进位信号而直接,取,取自低位的数据,。,。即由逻辑电路,根,根据输入信号同,时,时形成各位向高,位,位的进位。,什么情况下产生,进,进位（,C,i,=1,）,?,观察,C,i,=A,i,B,i,+(A,i,+B,i,)C,i-1,当,A,i,=1,B,i,=1,，即,A,i,B,i,=1,时，有,C,i,=1,定义,G,i,=A,i,B,i,为进位产生（,Generation,）函数,当,A,i,和,B,i,中只有一个为,1,，即,A,i,B,i,=0,，,A,i,+B,i,=1,时，有,C,i,=C,i-1,若,C,i-1,=1,，则,C,i,=1,定义,P,i,=A,i,+B,i,为进位传递（,Propagation,）函数,则由,C,i,=G,i,+P,i,C,i-1,可以得到如下递,推,推式：,C,i,的递推式,C,1,=P,1,C,0,+G,1,C,2,=P,2,C,1,+G,2,=P,2,P,1,C,0,+P,2,G,1,+G,2,C,3,=P,3,C,2,+G,3,=P,3,P,2,P,1,C,0,+P,3,P,2,G,1,+P,3,G,2,+G,3,C,4,=P,4,C,3,+G,4,=P,4,P,3,P,2,P,1,C,0,+P,4,P,3,P,2,G,1,+P,4,P,3,G,2,+P,4,G,3,+G,4,各进位输出仅取,决,决于,P,i,G,i,C,0,，而,P,i,G,i,取决于,A,i,B,i,，已知,A,i,B,i,C,0,能并行提供（,二,二进制并行加,法,法器），所以,各,各位的进位能,同,同时产生，运,算,算速度得以提,高,高。,并行进位加法,器,器（超前进位,加,加法器）,进位生成项,进位传递条件,进位表达式,和表达式,4位超前进位,加,加法器递推公,式,式,超前进位发生,器,器,演示,评价：运算速,度,度快；但电路,较,较复杂。,加法器的级连,（,（注意存在串,行,行进位）,集成二进制4,位,位超前进位加,法,法器,加法器的应用,1、8421,BCD,码转换为余3,码,码,BCD,码+0011=余3码,2、二进制并,行,行加法/减法,器,器,M0,时，,B,0=B,，,电路执行,A+B,运算；当,M,1,时，,B,1=B,，,电路执行,AB=A+B,运算。,例,3,用加法器实现,余,余三码转换成8421,BCD,码的数码转换,电,电路。,解：余三码与8421,BCD,码相差3，只,要,要将余三码减,去,去3即可得到8421,BCD,码。因此可以,采,采用四位加法,器,器来完成这一,转,转换功能。因,全,全加器是加法,运,运算器，本题,要,要完成的功能,是,是减法，首先,对,对-3（-0011）取补,，,，变成补码（1101），,再,再与余三码相,加,加。根据该原,理,理直接画出用,全,全加器实现余,三,三码转换8421,BCD,码电路如右图,所,所示。图中,B,i,为余三码，,F,i,为8421,BCD,码，,A,i,为1101（0011的补,码,码），,C,I,不用，接地。,例,4,用,4,位二进制并行,加,加法器设计一,个,个用余,3,码表示的,1,位十进制数加,法,法器。,解,根据余,3,码的特点，两,个,个余,3,码表示的十进,制,制数相加时，,需,需要对相加结,果,果进行修正。,修,修正法则是：,若,若相加结果无,进,进位产生，则,和,需要减,3,；若相加结果,有,有进位产生，,则,则,和,需要加,3,。据此，可用,两,两片,4,位二进制并行,加,加法器和一个,反,反相器实现给,定,定功能，逻辑,电,电路图如图所,示,示。其中，片,用来对两个,1,位十进制数的,余,余,3,码进行相加，,片,片,用来对相加结,果,果进行修正。,修,修正控制函数,为,为片,的进位输出,FC4,，当,FC4=0,时，将片,的,和,输出送至片,，并将其加上,二,二进制数,1101(,即采用补码实,现,现运算结果减,二,二进制数,0011),；当,FC4=1,时，将片,的,和,输出送至片,，并将其加上,二,二进制数,0011,，片,的,和,输出即为两余,3,码相加的,和,数。,例,5,用,4,位二进制并行,加,加法器实现,X*Y,其中,X=x3x2x1x0,，,Y=y3y2y1y0,。,解,根据乘数和被,乘,乘数的取值范,围,围，可知乘积,范,范围处在,0,255,之间。故该电,路,路应有,8,个输出，设输,出,出用,z7z6z5z4z3z2z1z0,表示，两数相,乘,乘求积的过程,如,如下：,被乘数,x3 x2 x1 x0,X,）,乘数,y3 y2 y1 y0,y0 x3 y0 x2 y0 x1 y0 x0,y1x3 y1x2 y1x1 y1x0,y2x3 y2x2 y2x1 y2x0,+),y3x3 y3x2 y3x1 y3x0,乘积,z7 z6 z5 z4 z3 z2 z1 z0,因为两个,1,位二进制数相,乘,乘的法则和逻,辑,辑,“,与,”,运算法则相同,，,，所以,“,积,”,项,xiyj(i,，,j=0,，,1,，,2,，,3),可用两输入与,门,门实现。而对,部,部分积求和则,可,可用并行加法,器,器实现。由此,可,可知，实现上,述,述二进制数乘,法,法运算的逻辑,电,电路可由,16,个两输入与门,和,和,3,个,4,位二进制并行,加,加法器构成。,逻,逻辑电路图如,图,图所示。,数值比较器,用于比较两个,数,数大小关系的,电,电路。,一、,1,位数值比较器,一位数码比较,的,的结果有相等,、,、大于和小于,三,三种情况，因,而,而假定要比较,的,的两个数字为,A、B,，输出比较结,果,果为,L1、L2、L3。,其中,L1,代表“,AB”，L2,代表“,A,B、A,B,、,A,B,和,A,=,B,必须预先分别,预,预置为0、0,、,、1。,比较器的级联,并联扩展,用,4,位数值比较器,的,的并联扩展实,现,现两个,16,位二进制数的,比,比较,A,15,A,14,A,13,A,12,A,11,A,10,A,9,A,8,A,7,A,6,A,5,A,4,A,3,A,2,A,1,A,0,B,15,B,14,B,13,B,12,B,11,B,10,B,9,B,8,B,7,B,6,B,5,B,4,B,3,B,2,B,1,B,0,例 用一片4,位,位数字比较器,和,和一片4位加,法,法器实现4位,二,二进制数转换,成,成8421,BCD,码的转换电路,。,。,解：4位二进,制,制数的范围为,：,：00001111。,在0000到1001之间,，,，与8421,BCD,码的值相同；,在,在1010到1111之间,，,，与8421,BCD,码的值相差为0110。,当4位二进制,数,数小于等于1001时，只,要,要加0000,即,即可得到相对,应,应的8421,BCD,码；当4位二,进,进制数大于1001时，只,要,要加0110,即,即可得到相对,应,应的8421,BCD,码。根据这一,原,原理可直接画,出,出逻辑电路图,。,。,同样，可以用,若,若干片4位数,字,字比较器和4,位,位全加器，实,现,现5位、6位,等,等二进制数转,换,换成8421,BCD,的组合逻辑电,路,路。,组合逻辑电路,的,的竞争、冒险,1.,到目前为止，,只,只研究了组合,逻,逻辑电路输入,和,和输出的稳定,状,状态之间的逻,辑,辑关系，而没,有,有考虑信号的,传,传输延迟。,（理想情况）,2.实际情况,信号通过导线,和,和门电路时，,都,都存在时间延,迟,迟，这使得当,电,电路所有输入,达,达到稳定状态,时,时，输出并不,是,是立即达到稳,定,定状态。,3.竞争,由于延迟时间,的,的影响，使得,输,输入信号经过,不,不同路径到达,输,输出端的时间,有,有先有后，这,一,一现象称为竞,争,争。广义的，,竞,竞争现象可以,理,理解为多个信,号,号到达某一点,有,有时差所引起,的,的现象。,电路中竞争现,象,象的存在，使,得,得输入信号的,变,变化可能引起,输,输出信号出现,非,非预期的错误,输,输出。,临界竞争：导,致,致错误输出的,竞,竞争。,非临界竞争：,不,不产生错误输,出,出的竞争。,演示,组合电路的险,象,象是电路处在,暂,暂态过程中的,一,一种瞬间错误,输,输出信号（非,稳,稳态输出信号,）,），其形式是,一,一种宽度与时,差,差相同的窄脉,冲,冲信号，通常,称,称为毛刺。,险象会暂时地,破,破坏正常逻辑,关,关系，一旦暂,态,态过程结束，,即,即可恢复正常,逻,逻辑关系。,险象按错误输,出,出脉冲信号的,极,极性分为“,0”,型险象与“,1”,型险象。,0型险象：,错误输出信号,为,为负脉冲的险,象,象。,1型险象：,错误输出信号,为,为正脉冲的险,象,象。,4,、险象（冒险,现,现象）：,电路中竞争现,象,象的存在，使,得,得输入信号的,变,变化可能引起,输,输出信号出现,非,非预期的错误,输,输出的现象。,主要是门电路,的,的延迟时间产,生,生的。,干扰信号,正尖峰冒险,负尖峰冒险,5,、产生竞争冒,险,险的原因,代数法（从函,数,数式的结构来,判,判断）,做法：,1,）,首先检查函数,表,表达