专用集成电路概念及设计流程

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,第一章,专用集成电路概念及设计流程,1,专用集成电,路,路概念,通用集成电,路,路:,CPU,DSP,DRAM,TTL系,列,列(数字电,路,路),运放OA,基,基准源,ADC/DAC,DC/DC(模拟电路),市场上能买,到,到的电路,专用集成电,路,路,玩具电路,灯,灯具电路,工业控,制,制电路,等,等等,市场上买不,到,到的电路(数字的、,模,模拟的、混,合,合的),2,ASIC的,优,优点与发展,趋,趋势,专用集成电,路,路技术的应,用,用,使得,电,电子产品的,体,体积缩小、,重,重量减轻、,性,性能提高、,成,成本降低、,保,保密性增强,等,等等。推动,了,了ASIC,技,技术向更广,泛,泛领域的发,展,展,形成,了,了良性循环,。,。,ASIC的,进,进一步发展,，,，以及IP,的,的复用技术,，,，形成了后,来,来SoC的,问,问世以及SiP概念的,提,提出。,3,半导体制造,工,工艺,IC制造工,艺,艺,模拟IC电,路,路（Bipolar工,艺,艺、CMOS工艺）,数字IC电,路,路（CMOS工艺）,数模混合信,号,号IC电路,（,（CMOS、Bi-CMOS工,艺,艺）,电源相关功,率,率IC电路,（,（BCD,工,工艺）,ASIC制,造,造常用工艺,标准CMOS工艺,4,设计流程,IC的设计,流,流程,特殊工艺器,件,件的设计流,程,程,模拟电路设,计,计流程,数字电路设,计,计流程,数/模混合,电,电路设计流,程,程,ASIC设,计,计流程(,标,标准CMOS工艺),模拟电路设,计,计流程,数字电路设,计,计流程（Logic,工,工艺）,数/模混合,电,电路设计流,程,程(Mixed-signal,工,工艺),5,特殊工艺器,件,件的设计流,程,程,6,常用的TCAD软件,所属公司,工艺仿真,器件仿真,特点,Avanti,被Synopsys,公司收购,Tsuprem4,Medici,国内业界广泛使用,ISE(瑞士),被ynopsys 公司收购,DIOS,MDRAW,器件生成,DESSIS,器件仿真,国外业界广泛使用,SILVACO,Athena,Atlas,图形界面,操作简单易学,7,模拟IC设,计,计流程,8,模拟集成电,路,路设计常用工,具,具,公司,Cadence,Synopsys,Mentor Graphics,电路图仿真,Spectre,HSPICE,版图绘制,Virtuoso,版图验证及参数提取,Diva,Dracula,Calibre,9,前端设计,数字IC设,计,计流程,10,后端设计,11,数字集成电,路,路设计常用工,具,具,公司,Cadence,Synopsys,Mentor Graphics,逻辑仿真,NC-Sim,Modelsim,逻辑综合,Design-compiler,布局布线,SE,Encounter,时序验证,Pearl,可测性设计,DFT-Compiler,TetraMAX,12,与目前IC,技,技术相应的,主,主要数据,元件数/芯,片,片,1000万,晶,晶体管/die,芯片面积(mm,2,),1-100mm,2,硅片直径(mm),20mm(8英寸)/wafer,特征线宽(,m),0.18m,90nm/CD,结深(m),0.2,m/x,j,栅氧化层厚,度,度(nm),5nm(50A)/d,工作电压(V),3.3V,1.8V,速度功耗乘,积,积(J),-,13,关于速度功,耗,耗积,是衡量超大,规,规模IC产,品,品设计水平,的,的重要标志,在ASIC,设,设计的每一,步,步,都有,对,对产品速度,、,、功耗进行,决,决择、控制,的,的能力(速,度,度、功耗是,一,一对矛盾),在系统设计,一,一级，算法,的,的确定非常,重,重要,并,行,行算法速度,快,快但功耗大,；,；串行算法,则,则反之。,在逻辑设计,一,一级,是否,采,采用诸如超,前,前进位链之,类,类的附加电,路,路，对芯片,速,速度的影响,也,也非常明显,14,器件结构/,电,电路形式对,速,速度、功耗,的,的影响,器件结构对,速,速度、功耗,的,的影响,双极型器件,速,速度快,但,但功耗大;MOS型,器,器件功耗低,但速度,相,相对也低。,电路形式对,速,速度、功耗,的,的影响,同,是,是,双,双,极,极,型,型,器,器,件,件,，,，ECL,电,电,路,路,快,快,于,于TTL,电,电,路,路,（,（,后,后,者,者,器,器,件,件,进,进,入,入,深,深,饱,饱,和,和,区,区,而,而,前,前,者,者,只,只,达,达,临,临,界,界,饱,饱,和,和,点,点,）,）,同是MOS型,器,器件，CMOS电路,功,功耗低,于,于单纯NMOS或PMOS,电,电路（,后,后者有,静,静态功,耗,耗而前,者,者无静,态,态功耗,）,）,15,ASIC成本,每个芯,片,片(chip)的成,本,本可用,下,下式估,算,算:,总成本=,设,设计成,本,本+,光,光罩,成,成本+制,造,造成本,(暂不,考,考虑封,装,装测试,成,成本),其中C,t,为芯片,开,开发总,成,成本,C,d,为设计,成,成本，C,m,为光罩,成,成本,C,p,为每片wafer上,电,电路的,加,加工成,本,本,V 为,总,总产量,y 为,成,成品率,n 为,每,每一大,园,园片上,的,的芯片,数,数(chip,数,数/wafer),16,降低成,本,本的方,法,法,增大V,V=y,n,w,当批量V做得,很,很大时,上,式,式前二,项,项可以,忽,忽略,成,成本,主,主要由,生,生产加,工,工费用,决,决定。,增大y:,缩小芯,片,片面积,因为,当,当硅片,的,的材料,质,质量一,定,定时,其,其上,的,的晶格,缺,缺陷数,也,也基本,上,上是确,定,定的。,一,一个芯,片,片上如,果,果有一,个,个缺陷,那,芯,芯片功,能,能就难,以,以保证,。,。芯片,做,做得越,小,小,缺,缺陷落,在,在其上,的,的可能,性,性也就,越,越小,成,成品,率,率就容,易,易提高,。,。,17,降低成,本,本的方,法,法(cont.),增大n:,增大wafer尺寸(2,英,英寸4英寸5,英,英寸8英,寸,寸12英寸,),这种方,法,法需要,工,工艺设,备,备更新,换,换代的,支,支持,工,工艺,设,设备的,更,更新换,代,代反过,来,来使每,一,一大园,片,片的加,工,工成本Cp也,有,有所提,高,高,减小芯,片,片面积,使,得,得在相,同,同直径,的,的大圆,片,片上可,以,以做更,多,多的芯,片,片电路,这种方,法,法会不,断,断要求,工,工艺特,征,征尺寸,变,变小(0.6um0.35um,0.18um0.09um),加,加工成,本,本Cp,也,也会有,所,所提高,18,在确定,工,工艺下,减,减小芯,片,片面积,的,的方法,优,化,化的逻,辑,辑设计-,用,用最,少,少的逻,辑,辑部件,完,完成最,多,多的系,统,统功能,。,。本课,程,程中介,绍,绍的乘,法,法器、,平,平方器,的,的优化,设,设计就,是,是一些,典,典型实,例,例。,优,化,化的电,路,路设计-,用,用最,少,少的器,件,件实现,特,特定的,逻,逻辑功,能,能。本,课,课程中,介,介绍的,用,用CMOS传,输,输门的,方,方法实,现,现D触,发,发器,较,较之,传,传统的,用,用“与,非,非门”,的,的方法,就,就可大,大,大减少,器,器件数,目,目。,优,化,化的器,件,件设计-,尽,尽量,减,减小器,件,件版图,尺,尺寸。,器,器件结,构,构要合,理,理,驱,驱动能,力,力不要,有,有冗余,。,。,优,化,化的版,图,图设计-,尽,尽量,充,充分利,用,用版芯,面,面积,合,合理,布,布局,减,减小,连,连线长,度,度,减,少,少无用,区,区等。,19,封装测,试,试成本,封装测,试,试成本,：,：,DIP140.16,元,元/颗,SOP140.20元/,颗,颗,SOT60.17元/颗,封装试,样,样费1000,元,元/项,目,目,测试程,序,序开发,费,费2000元/项目,20,ASIC其他,费,费用,光罩（,掩,掩膜板,）,）费用,3um,工,工艺0.4万,元,元/块,，,，一套,板,板9-10块,0.6umCMOS,工,工艺1,万,万元/,块,块，一,套,套板14-15块,最小流,片,片量,3um5寸,线,线，4 wafer/批,，,，0.1万,元,元/wafer,流片最,低,低价格0.1*4=0.4万,元,元,0.6um6寸线,：,：25 wafer/批,，,，0.36万,元,元/wafer，流,片,片最低,价,价格0.36*25=9万,元,元,21,不同设,计,计方法,下,下成本,的,的比对,不同设,计,计方法,的,的概念,小批量,情,情况,大批量,情,情况,22,