数字逻辑实验任务

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,数字逻辑实验（硬件部分）,国家级计算机实验示范中心,2012.5,实验一 基本门电路的功能和特性及组合逻辑电路实验,1,、实验目的,掌握常用集成门电路的逻辑功能与特性,掌握各种门电路的逻辑符号,了解集成电路的外引线排列及其使用方法,学习组合逻辑电路的设计及测试方法,2,、实验内容,部分,TTL,门电路逻辑功能验证,组合逻辑设计之全加器或全减器,3,、实验设备,数字逻辑实验箱,双踪示波器,（,记录波形时，应注意输入、输出波形的时间相位关系，在座标中上下对齐。,）,集成电路：,7400,、,7404,、,7432,、,7486,实验一（续）,4、实验步骤,1),在实验箱上插入相应的门电路，并把输入端接实验箱的逻辑开关，输出端接发光二极管，接好电源正负极，即可进行逻辑特性验证实验。,将,其逻辑特性制成表格。,2),用7400连接的电路如图1.1所示，其中M端输入HZ级的连续脉冲，N端输入KHZ级的连续脉冲，X和Y接逻辑开关，在XY的四种输入组合下，用示波器观测A、B及F点的波形，,并记录下来，,写出F=f（M、N、X、Y）的逻辑表达式。,实验一（续）,3）实验电路如图1.2所示，在X端加入KHZ级的数字信号，逻辑开关AB为00、01、10、11四种组合下，用示波器观察输入输出波形，解释AB对信号的控制作用。,4),用,7486,和,7400,搭出全加器或全减器电路，画出其电路图，并按照其真值表输入不同的逻辑电平信号，观察输出结果和进位,/,借位电平，记录下来。,5,、实验原理,1,）,组合逻辑电路的分析：对已给定的组合逻辑电路分析其逻辑功能。,步骤：（1,）,由给定的组合逻辑电路写函数式；,（2,）,对函数式进行化简或变换；,（3）根据最简式列真值表；,（4）确认逻辑功能。,2,）,.组合逻辑电路的设计：就是按照具体逻辑命题设计出最简单的组合电路。,步骤,：,（1）根据给定事件的因果关系列出真值表；,（2）由真值表写函数式；,（3）对函数式进行化简或变换；,（4）画出逻辑图，并测试逻辑功能。,掌握了上述的分析方法和设计方法，即可对一般电路进行分析、设计，从而可以正确地使用被分析的电路以及设计出能满足逻辑功能和技术指标要求的电路。,实验一（续）,An,Bn,Cn-1,Dn,Cn,0,0,0,0,0,0,0,1,1,1,0,1,0,1,1,0,1,1,0,1,1,0,0,1,0,1,0,1,0,0,1,1,0,0,0,1,1,1,1,1,表1.1 全减器真值表,3）,全加器/全减器相对半加器/半减器而言，考虑了进位/借位的情况，因此，输入端分别有三个，An（被加数/被减数），Bn（加数/减数）和Cn-1（低一位的进位/借位）。全加器真值表及输出逻辑表达式参见教材P52。,全减器真值表见表1.1所示。,参照教材P52，根据真值表进行逻辑化简，并利用给定的与非门电路和异或门电路搭建相应的全加器/全减器电路，输入接开关电平，输出接发光二极管，将真值表验证情况记录下来。,实验一（续）,思考：（任选一个解答）,1、作出二位加法器的真值表，并提出一个二位加法器的电路设计方案。,2、用7486和7400设计一个可控制的半加/半减电路，控制端X=0时，为半加器，X=1时为半减器。搭出电路并验证其运算是否正确。,3、如何设计一个可控制加减运算的全加/全减电路？,4）实验涉及门电路引脚图,实验二 数值比较器,、数据选择器,1,、实验目的,掌握数值比较器,和数据选择器,的,逻辑功能。,学习组合逻辑电路的设计及测试方法,。,2,、实验内容,（任选一个）,用7486和7400、7404搭出一位数值比较器电路，画出其设计逻辑图，并验证它的运算。,利用74153选择器实现多数表决器，要求3个输入中有2个和3个为1时，输出Y为高电平，否则Y为低电平。画出实验电路图，并简述实现原理。,用7400、7404、7432实现上题的多数表决器。,3,、实验设备,数字逻辑实验箱,导线若干,集成电路：,7400,、,7486,、7404、74153,实验二 数值比较器,、数据选择器（续）,4、实验原理,1）几条重要的逻辑代数定理如表2.1所示。,2)一位数值比较器的真值表如表2.2所示。根据其真值表，化简其逻辑表达式，并将其转化成为异或、与非的形式，按照要求搭建电路。输出接发光二极管，输入接开关。记录下比较结果。,交换律,A+B=B+A,A,B=BA,结合律,(A+B)+C=A+(B+C),(A,B)C=A(BC),分配律,A,(B+C)=AB+AC,A+,BC=(A+B)(A+C),0-1律,A+0=A A,1=A,A+1=1 A,0=0,互补律,摩根定律,表2.1,实验二 数值比较器,、数据选择器（续）,思考,：如何设计一个2位数值比较器电路？,3）数据选择器是一种能接受多个数据输入，而一次只允许一个数据输出的逻辑部件。它的功能是根据译码条件选择通道，传送数据。双4选1数据选择器74153的引脚图如图2.1所示。,其中,，A,D,为数据输入端，Y为输出端，,S1、S0,称为地址输入端。,S1、S0,的状态起着从4路输入数据中选择哪1路输出的作用。,Gn,为使能端，低电平有效，,Gn,=0时，数据选择器工作；,Gn,=1时，电路被禁止，输出0，输出状态与输入数据无关。注意,S1、S0,地址在集成块中由2个4选1共用，高位为,S1,，低位为,S0,，,S1S0,=01时，Y=,B,，,S1S0,=10时，Y=C。,其真值表如表2.3所示。,A B,L G M,0 0,0 1 0,0 1,0 0 1,1 0,1 0 0,1 1,0 1 0,表2.2 1位数值比较器真值表,实验二 数值比较器,、数据选择器（续）,选择,输入,数据输入,选通,输出,S1 S0,A B C D,G,Y,X,X,0 0,0 0,0 1,0 1,1 0,1 0,1 1,1 1,X X X X,0,X X X,1,X X X,X,0,X X,X,1,X X,X X,0,X,X X,1,X,X X X,0,X X X,1,1,0,0,0,0,0,0,0,0,0,0,1,0,1,0,1,0,1,表2.3 74153真值表,实验二 数值比较器,、数据选择器（续）,评审1,P1,评审2,P2,评审3,P3,表决结果,Y,0,0,0,0,0,0,1,0,0,1,0,0,0,1,1,1,1,0,0,0,1,0,1,1,1,1,0,1,1,1,1,1,4）判决电路真值表,真值表如右表2.4所示，根据真值表得到逻辑关系式如下：,74153的输出逻辑表达式如下：,令P1=S1，P2=S0，将以上两个等式进行比对，可以得到：,A=0 B=C=P3 D=1,根据上述分析即可画出3人判决电路的逻辑组合电路。,思考,：如果在此基础上增加一个主裁判，构成四人判决电路，应该如何设计？即，只有当三个副裁判中多数赞成,且,主裁判也赞成时有效。做出其真值表并设计组合电路。,表2.4 3人判决电路真值表,实验三 计数器的应用,1,、实验目的,掌握任意进制计数器的构成方法。,掌握,集成二进制同步计数器74161,的,逻辑功能。,学习,时序,逻辑电路的设计及测试方法,。,2,、实验内容,用74161搭建一个60进制计数器电路，并将结果输出到7段数码管显示出来，画出其设计逻辑图，并验证它的运算。,3,、实验设备,数字逻辑实验箱,示波器,万用表,集成电路：,74,161、7400、7404,实验三 计数器的应用（续）,4、实验原理,1）集成4位二进制同步计数器74161的引脚图如图3.1所示。,图3.1 74161引脚图,其中，CP是输入计数脉冲（上升沿有效），CR是清零端，LD是置数控制端，CTp和CTt是计数器工作状态控制端，D0D3是并行输入数据端，CO是进位信号端，Q0Q3是计数器状态输出端。（见教材P140）,实验三 计数器的应用（续）,74161的状态表如表3.1所示（亦可见教材P141）。,实验三 计数器的应用（续）,2）74161性能特点,可以直接清零（不需CP脉冲配合），又称强迫置零,数据可以并行预置，但需CP上升沿配合,可进行二进制同步计数,具有进位输出信号，可以串接计数使用,内部采用JK触发器单元计数,当进位输出Q3Q2Q1Q0=1111时，产生进位输出，CO=1，当下一个CP上升沿到来之时，内部4个触发器均翻转为0，计数器重新开始计数。,3）任意进制计数方法,反馈预置数法,该法是用译码电路（门电路）检测计数器的状态，当计数器到达被检测的状态时，译码电路输出低电平或高电平，将其反馈到计数器的预置数端，使预置数端出现有效电平。,利用预置数端的异步/同步预置功能，将数据输入端所加的预置数装入计数器，从而实现预定模数的计数。,实验三 计数器的应用（续）,【示例】试用预置数端复位法将74161构成12进制计数器,【解】,预置端送0,：对于12进制计数器，当计数输入到1011时（计数初始值为0000），应使计数器输出0000。,当计数器计数到Q3Q2Q1Q0=1011时，应具备送数条件即,令 ,则当计数器计数到1011时，,当下一个计数脉冲到达时，将D3D2D1D0=0000置入计数器，使计数器复位。,如图3.2所示,图3.2 用74161构成12进制计数器,实验三 计数器的应用（续）,反馈复位法,该法也是用译码电路（门电路）来检测计数器的状态，当计数器达到被检测的状态时，译码电路输出低电平或高电平，把该信号反馈到计数器的清零端（复位端），使清零端出现有效电平。,【示例】试用预置数端复位法将74161构成12进制计数器（与上例相同）,直接清零，如图3.4所示,图3.4 用直接清零法实现12进制计数器,实验三 计数器的应用（续）,4）该实验设计思路,用74161构成60进制计数器，需要将两片74161进行级联，分别作为十位和个位的计数。其中，个位完成十进制计数，需要对Q3Q2Q1Q0=1001进行译码，即当计数器计数到第9个时钟脉冲时，个位计数器的预置数端得到有效低电平，当第10个时钟脉冲到来时，预置数端出现有效低电平，将数据输入端的0000送入计数器，同时，还应当使得十位计数器开始进行加法计数。由于十位计数器需要对Q3Q2Q1Q0=0101进行译码，即当计数器计数到第5个时钟脉冲时，十位计数器的预置数端得到有效低电平，当第6个时钟脉冲到来时，预置数端出现有效低电平，将数据输入端的0000送入计数器。,控制十位计数器的加法计数，需要对CTp或CTt端进行控制，两者只要其中一个为低电平时，十位计数器均可处于数据保持状态。因此，在对个位计数器输出数据Q3Q2Q1Q0=1001进行译码的同时，信号Q3Q0可作为十位计数器工作状态控制信号。,工作计数脉冲可以采用同步脉冲的形式，即个位计数器和十位计数器可以采用相同的脉冲信号源。,工作脉冲选择实验箱上频率为1HZ的固定脉冲，完成60秒时间计时。,思考：如何实现秒表暂停？需要增加什么电路？,实验四,简易数字式频率计,1,、用两片74161构成,100,进制计数器,2,、参考教材,P105,习题,10,，设计一个单脉冲发生器（参考图,2,），其脉冲宽度与手按按钮时,间长短无关与两次按钮时间间隔无关，仅与时钟脉冲频率,f,1,有关，且有以下关系：,3,、在上述两电路工作正常后，按下图,1,所示组合成一个简易数字式频率计。图中,f,1,是基准信,号频率为,1HZ,，,f,2,是待检测信号，,0-1,按钮是手动开关。,4,、简易数字式频率计功能：按下,0-1,按钮，闸门控制信号产生输出两路信号，一路信号对,计数器清零，一路输出宽度为,的单脉冲。在闸门控制信号,时间内，闸门打开，计数,器对,f,2,计数。数码显示的数值即为,f,2,的频率，并保留至重新按下按钮时为止。,闸门,闸门控制信号,产生电路,译码显示,计数器,01,按钮,f,2,f,1,清,0,信号,图,1,简易数字式频率计逻辑框图,D,Q,Q,R,D,D,Q