组合逻辑电路译码器

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,译码 ：,将具有特定含义的二进制代码变换,(,翻译,),成一定的输出信号,以表示二进制代码的原意,这一过程称为译码,.,实现译码功能的组合电路称为译码器,一,.,二进制译码器,译码器的输入：,一组二进制代码,译码器的输出：,一组高低电平信号,4.3.2,译码器,译码是编码的逆过程，即将某个二进制代码翻译成电 路的某种状态。,二进制译码器,二,十进制译码器,显示译码器,译码器,Y,0,Y,1,Y,2,Y,3,Y,4,Y,5,Y,6,Y,7,A,2,A,1,A,0,3-8,线,1,1),二极管与门阵列组成的,3,线,8,线译码器,000,+5V,1 1 1,0 0 0,设,:,“1”=H=+3V;,“,0”=L=0V;,V,DON,=0.7V,=+3V,A,2,(,或,A,1,或,A,0,),抢先导通,A,2,A,1,A,0,同时导通,0.7V,0.7V,0.7V,0.7V,0.7V,0.7V,3.7V,A,2,A,1,A,0,同时导通,0.7V,将一组,3,位 二进制代码译成对应的,8,个输出信号,即有,3,根输入线,(A,2, A,1, A,0,),，,8,根输出线,（,Y,0,Y,7,),。,组成,3,线,-8,线译码器,.,2,真值表,输入 输出,A,2,A,1,A,0,Y,0,Y,1,Y,2,Y,3,Y,4,Y,5,Y,6,Y,7,0 0 0 1 0 0 0 0 0 0 0,0 0 1 0 1 0 0 0 0 0 0,0 1 0 0 0 1 0 0 0 0 0,0 1 1 0 0 0 1 0 0 0 0,1 0 0 0 0 0 0 1 0 0 0,1 0 1 0 0 0 0 0 1 0 0,1 1 0 0 0 0 0 0 0 1 0,1 1 1 0 0 0 0 0 0 0 1,逻辑表达式：,常用,译码器,类型,:,3,线, 8,线译码器 型号,: 74LS138,4,线, 16,线译码器 型号,: 74LS154,2,线, 4,线译码器 型号,: 74LS139,译码器,:,实际上是最小项产生电路,3,输 入,输 出,S,1,A,2,A,1,A,0,0,X,X,X,X,1,1,1,1,1,1,1,1,X,1,X,X,X,1,1,1,1,1,1,1,1,1,0,0,0,0,1,1,1,1,1,1,1,0,1,0,0,0,1,1,1,1,1,1,1,0,1,1,0,0,1,0,1,1,1,1,1,0,1,1,1,0,0,1,1,1,1,1,1,0,1,1,1,1,0,1,0,0,1,1,1,0,1,1,1,1,1,0,1,0,1,1,1,0,1,1,1,1,1,1,0,1,1,0,1,0,1,1,1,1,1,1,1,0,1,1,1,0,1,1,1,1,1,1,1,74HC138,的功能表：,2,）,74HC138,：,除有三个输入端外,还有三个使能输入端，其中,S1,要求输入高电平，另外两个要求输入低电平。,4,附加,控制端,集成译码器实例：,74HC138,15,14,13,12,11,10,7,9,Y0,Y1,Y2,Y3,Y4,Y5,Y6,Y7,S,2,S,1,S,3,A,0,6,4,5,1,2,3,74x138,A,1,A,2,5,74LS138,的逻辑功能,三个译码输入端（又称地址输入端）,A2,、,A1,、,A0,，八个译码输出端 ，以及三个控制端（又称使能端） 、 、 。,Y,0,Y,7,S,1,S,2,S,3,S,1,S,2,S,3,、 ， 是译码器的控制输入端，当,= 1,、,+ = 0 (,即,= 1,和 均为,0),时，,S,输出为高电平，译码器处于工作状态。否则，译码器被禁止，所有的输出端被封锁在高电平。,S,1,S,2,S,3,S,1,S,2,S,3,6,74LS139,译码器,表 24译码器功能表,译码器的每一个输出函数对应输入变量的一组取值，,当使能端有效,(,E,=0),时，它正好是输入变量最小项的非。 因此变量译码器也称为最小项发生器。,从表可以看出，当,E,=0,时，,24,译码器的输出函数分别为：,如果用 表示,i,端的输出，,m,i,表示输入地址变量,A,1,、,A,0,的一个最小项，则输出函数可写成,7,24,译码器符号,由上可知：,可画出逻辑图,8,3,）,.,应用举例,(1),功能扩展,(,利用使能端实现,),图,3-9,用两片,74LS138,译码器构成,4,线,16,线译码器,A,3,=0,时，片,工作，片,禁止,A,3,=1,时，片,禁止，片,工作,扩展位控制,使能端,9,用,2,片,24,译码器,74LS139,设计一,38,译码器,1,A,0,A,1,E,Y,1,Y,0,Y,3,Y,2,Y,5,Y,4,Y,7,Y,6,10,二、二,十进制译码器,把二,-,十进制代码翻译成,10,个十进制数字信号的电路，称为二,-,十进制译码器。,二,-,十进制译码器的输入是十进制数的,4,位二进制编码（,BCD,码），分别用,A,3,、,A,2,、,A,1,、,A,0,表示；输出的是与,10,个十进制数字相对应的,10,个信号,(,低电平,),，用,Y,9,Y,0,表示。由于二,-,十进制译码器有,4,根输入线，,10,根输出线，所以又称为,4,线,-10,线译码器。,11,二,十进制译码器,a),二,十进制译码器,74HC42,真值表,输入 输出,A,3,A,2,A,1,A,0,Y,0,Y,1,Y,2,Y,3,Y,4,Y,5,Y,6,Y,7,Y,8,Y,9,0 0 0 0 0 1 1 1 1 1 1 1 1 1,0 0 0 1 1 0 1 1 1 1 1 1 1 1,0 0 1 0 1 1 0 1 1 1 1 1 1 1,0 0 1 1 1 1 1 0 1 1 1 1 1 1,0 1 0 0 1 1 1 1 0 1 1 1 1 1,0 1 0 1 1 1 1 1 1 0 1 1 1 1,0 1 1 0 1 1 1 1 1 1 0 1 1 1,0 1 1 1 1 1 1 1 1 1 1 0 1 1,1 0 0 0 1 1 1 1 1 1 1 1 0 1,1 0 0 1 1 1 1 1 1 1 1 1 1 0,1 0 1 0 1 1 1 1 1 1 1 1 1 1,1 0 1 1 1 1 1 1 1 1 1 1 1 1,1 1 0 0 1 1 1 1 1 1 1 1 1 1,1 1 0 1 1 1 1 1 1 1 1 1 1 1,1 1 1 0 1 1 1 1 1 1 1 1 1 1,1 1 1 1 1 1 1 1 1 1 1 1 1 1,行号,0123456789,伪码,（无关项）,对 取反函数,:,取,0,的输入组合,b),写出逻辑式,再取反,同理：,12,二,十进制译码器,b),写出逻辑式,二,十进制译码器,74HC42,逻辑图,c),画出逻辑图,13,二,十进制译码器,74LS42,逻辑图,由二,十进制译码器,74LS42,设计,3-8,译码器,14,四、数字显示译码器,(7,段显示译码器,),数字显示译码器,7,段显示器,7,段数码管,半导体数码管,液晶数码管,共阴极,共阳极,在数字系统中，常常需要将译码输出显示成十进制数字或其它符号。因此，希望译码器能直接驱动数字显示器，或者能同显示器配合使用，这种类型的译码器称为,显示译码器,。,显示译码器经常和七段显示器（七段数码管）配合使用。,半导体数码管,15,优点,:,工作电压低,体积小,寿命长,可靠性高。,缺点：,工作电流比较大，,每一段的工作电流在,10mA,左右,。,半导体数码管根据二极管的连接不同分为共阴,共阳两种。如下图所示：,发光二极管,(LED),由特殊的半导体材料,砷化镓、 磷砷化镓,等制成，可以单独使用，也可以组装成分段式或点阵式,LED,显示器件,(,半导体显示器,),。 分段式显示器,(LED,数码管,),由,7,条线段围成各种字型，每一段包含一个发光二极管。外加正向电压时二极管导通，发出清晰的光，有红、黄、绿等色。只要按规律控制各发光段的亮、灭，就可以显示各种字形或符号。,LED,数码管有共阳、共阴之分。图,(,a,),是共阴式,LED,数码管的原理图，图,(,b,),是其表示符号。使用时，公共阴极接地，,7,个阳极,ag,由相应的,BCD,七段译码器来驱动,(,控制,),。,共阴极,共阳极,16,(a),伏安特性；,半导体发光二极管电路如图,（C） LED数码管,发光二极管的伏安特性和驱动电路,(b),集成与非门驱动电路,LED,的工作参数：工作电压低,(1.5,3V),、体积小、寿命长、可靠性高等优点，而且响应速度快,(,100ns,),、亮度比较高。,一般,LED,的工作电流选在,510mA,，但不允许超过最大值（通常为,50mA,）。,LED,可以直接由门电路驱动。,17,半导体发光二极管的几种电路,图（,a,）是输出为低电平时，,LED,发光，称为,低电平驱动,；,R,为限流电阻,图（,b,）是输出为高电平时，,LED,发光，称为,高电平驱动,；,采用高电平驱动方式的,TTL,门最好选用,OC,门,。,18,数字显示译码器（,BCD,七段显示译码器,(,典型芯片,7448,),A,3,A,0,：,8421BCD,输入端。,Y,a,Y,g,：七段输出端。,简化符号,下面给出,7448,的,0,15,十六个字符显示,:, 液晶显示器件。,液晶显示器件是一种新型的平板薄型显示器件。由于它所需驱动电压低，工作电流非常小，配合,CMOS,电路可以组成微功耗系统，故广泛地用于电子钟表、电子计算器以及仪器仪表中。,液晶显示器：用于计算器,电子手表,电子词典等。,19,图,0,15,十六个字符显示,20,BCD,七段字符显示译码器（代码转换器）,7448,输 入,输 出,数字,A,3,A,2,A,1,A,0,Y,a,Y,b,Y,c,Y,d,Y,e,Y,f,Y,g,字形,0,0,0,0,0,1,1,1,1,1,1,0,1,0,0,0,1,0,1,1,0,0,0,0,2,0,0,1,0,1,1,0,1,1,0,1,3,0,0,1,1,1,1,1,1,0,0,1,4,0,1,0,0,0,1,1,0,0,1,1,5,0,1,0,1,1,0,1,1,0,1,1,6,0,1,1,0,0,0,1,1,1,1,1,7,0,1,1,1,1,1,1,0,0,0,0,8,1,0,0,0,1,1,1,1,1,1,1,9,1,0,0,1,1,1,1,0,0,1,1,10,1,0,1,0,0,0,0,1,1,0,1,11,1,0,1,1,0,0,1,1,0,0,1,12,1,1,0,0,0,1,0,0,0,1,1,13,1,1,0,1,1,0,0,1,0,1,1,14,1,1,1,0,0,0,0,1,1,1,1,15,1,1,1,1,0,0,0,0,0,0,0,21,真值表,卡诺图,0,0,0,0,0,0,0,22,23,BCD,七段,显示译码器,7448,的逻辑图,24,7448,的附加控制信号,：（,1,）,灯测试输入,当 时，,Y,a, Y,g,全部置为,1,25,7448,的附加控制信号,：（,2,）,灭零输入,当 时，,时，则灭灯,例如：电子钟,26,7448,的附加控制信号,：（,3,）,灭灯输入,/,动态灭零输出端,27,28,小数部分：最低位是,0,，而且灭掉以后，输出 作为次低位的 输入信号,例：利用 和 的配合，实现多位显示系统的灭零控制,整数部分：最高位是,0,，而且灭掉以后，输出 作为次高位的 输入信号,29,图 用,7448,驱动,BS201A,的连接方法,1K,7,30,数字显示译码器实例,31,动态显示,(,补充内容,),32,工作原理,:,33,34,35,36,37,【,例,】,用,译码器,74HC138,设计,+5V,A,B,C,解：,将逻辑式用最小项表达式表示：,译码器输出,Y7,Y6,Y5,Y4,Y3,Y2,Y1,Y0,S,2,S,1,S,3,A,0,74x138,A,1,A,2,&,用译码器设计组合逻辑电路,一个多输出的组合逻辑电路：,&,&,-,译码器的每一个输出端代表一个最小项,.,&,F,1,F,2,F,3,F,4,38,例,试用,74LS138,实现多输出逻辑函数：,39,40,例：利用译码器设计一个一位数的原反码电路,例：试用,74LS138,实现实现,5-32,译码器的功能,1,D,A,B,D,D,S,3,S,2,S,1,41,例：,试用,74LS138,和与非门构成一位全加器。,解,:,全加器的最小项表达式应为,S,i,=,C,i+1,=,试用,74LS138,实现全加器的功能,电路图如下所示,42,全减器的功能（作业）,43,因,3-8,译码器使能端,E,1,E,2A,E,2B,=100,时才能工作，图中,电路，,当,A,9,A,7,A,6,A,5,=1111,、,A,8,=A,4,=A,3,=0,时，电路可以对8根地址输入线(,A,7,A,0,),分别在2,E0H2E7H,状态时进行译码。,在,A8HAFH,状态时进行译码。,（作业）,例,用少量门电路控制译码器的使能端可以实现多地址译码。,44,用一片三变量译码器74,LS138,和与非门实现将三变量的二进制变换为三变量的格雷码。,(,作业,),译码器,CPU,A,1,A,0,0,1,2,3,AB,DB,CB,作为其它集成电路的片选信号，在计算机应用基础已知,CPU,采用总线结构，其外部设备通过接 口电路与总线相连，而,CPU,每一刻仅与一个外设交换信息，故每个接口电路均有片选端，此时就需要译码器提供这些接口电路的片选信号，其电路如图所示。,45,