南邮数电-第6章 时序逻辑电路(6)

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,第六章 时序逻辑电路,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,第六章 时序逻辑电路,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,第六章 时序逻辑电路,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,第六章 时序逻辑电路,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,第六章 时序逻辑电路,*,第六节 序列码发生器,一、概述,3.,序列码发生器结构类型,二、计数型序列码发生器的设计,1.,概念,2.,作用,1.,已知序列码,2.,已知序列长度,10/3/2024,1,第六章 时序逻辑电路,三、移存型序列码发生器的设计,1.,已知序列码,(2),利用最长线性序列码发生器进行设计,最长线性序列码（,m,序列码,）发生器的设计,2.,已知序列长度,(1),自己构造序列码，然后按,“,已知序列码,”,设计,非,m,序列码,发生器的设计,10/3/2024,2,第六章 时序逻辑电路,一、概述,1.,顺序脉冲概念,2.,顺序脉冲发生器概念及分类,3.,顺序脉冲发生器的设计,第七节 顺序脉冲发生器,二、举例,10/3/2024,3,第六章 时序逻辑电路,一、概述,1.,概念,序列码发生器：产生序列码的电路。,序列码：周期性重复出现的,一串,数码称为序列码。,例：,10110,10110,序列长度：一个周期内数码的个数称为序列长度。,第六节 序列码发生器,10/3/2024,4,第六章 时序逻辑电路,(1),计数型,(2),反馈移存型,3.,序列码发生器结构类型,2.,用途,（,1,）数字系统中的同步信号,（,2,）信道均衡中的训练序列信号,（,3,）通信中的测试信号等等,10/3/2024,5,第六章 时序逻辑电路,二、计数型序列码发生器的设计,f,1,f,m,组合逻辑,模,M,计数器,Q,n,Q,n-1,Q,1,图,6.6.1,计数型序列码发生器的结构图,1.,已知序列码,10/3/2024,6,第六章 时序逻辑电路,(1,),设计模值等于序列长度的计数器,例,6.6.1,设计产生序列码,F=11110101,的计数,型序列码发生器。,设计步骤：,(2),设计输出,F,为所需序列码的组合电路,解：,(1),设计模值,M=8,的,计数器,(2),设计输出,F,为所需序列码的组合电路,10/3/2024,7,第六章 时序逻辑电路,表,6.6.1,例,6.6.1,组合逻辑的真值表,Q,2,Q,1,Q,0,F,0,0,0,1,0,0,1,1,0,1,0,1,0,1,1,1,1,0,0,0,1,0,1,1,1,1,0,0,1,1,1,1,10/3/2024,8,第六章 时序逻辑电路,图,6.6.3,用,74161,和,74151,构成的序列码发生器,10/3/2024,9,第六章 时序逻辑电路,计数型序列码发生器的缺点：存在,冒险,现象即,毛刺,（尖脉冲）,2.,已知序列长度,a,、先构造一个满足长度要求的序列码,时序电路中毛刺的危害要远比组合电路中的危害,大得多。因此,计数型序列码发生器使用得很少。,b,、然后就按已知序列码进行设计即可,设计步骤：,10/3/2024,10,第六章 时序逻辑电路,三、移存型序列码发生器的设计,图,6.6.2,反馈移存型序列码发生器,的结构图,组合逻辑,Q,n,Q,n-1,Q,1,F,n,F,n-1,F,1,CP,f,实质上就是移存型计数器,10/3/2024,11,第六章 时序逻辑电路,例,6.6.2,设计产生序列码,101000,，,101000,，,的反馈移存型序列码发生器。,解：,求触发器的级数,1.,已知序列码,取n=3。,10/3/2024,12,第六章 时序逻辑电路,列状态转移表,(,左移,),0,1,0,1,0,0,0,0,0,0,0,1,0,1,0,1,0,1,模数,状态转移路线,Q,1,Q,2,Q,3,M=4,表,6.6.2,例,6.6.2,使用,3,个触发器的状态转移表,101000,101000,10/3/2024,13,第六章 时序逻辑电路,取,n=4,，,列状态转移表,0,1,0,1,1,0,0,0,1,0,Q,3,1,0,0,0,1,0,1,0,0,0,0,1,0,0,0,0,1,1,模数,状态转移路线,Q,1,Q,2,Q,4,M=6,表,6.6.3,例,6.6.2,的状态转移表,10/3/2024,14,第六章 时序逻辑电路,求激励函数,Q,4,Q,3,Q,2,Q,1,0,1,10,11,0,0,01,1,0,00,10,11,01,00,D,1,D,1,=Q,3,Q,2,Q,1,+Q,4,Q,2,=Q,3,Q,2,Q,1,Q,4,Q,2,1 1 0,1,1 1 0,1 1 1,1,1 1 1,1 0 1,1,1 0 1,1 0 0,1,1 0 0,0 1 1,1,0 1 1,0 0 1,1,0 0 1,1 1 1,0,1 1 1,1 1 0,0,1 1 0,0 1 1,0,0 1 1,0 0 0,0,0 0 0,D,1,Q,4,Q,3,Q,2,Q,1,Q,4,Q,3,Q,2,Q,1,n,n,n,n,n,+1,n,+1,n,+1,n,+1,10/3/2024,15,第六章 时序逻辑电路,作逻辑图,图,6.6.4,例,6.6.2,的逻辑图,10/3/2024,16,第六章 时序逻辑电路,(2),利用最长线性序列码发生器进行设计,2.,已知序列长度,(1),自己构造序列码，然后按,“,已知序列码,”,设计,一、最长线性序列码（,m,序列码,）发生器的设计,a.m,序列码,序列长度,M=2,n,-1,的线性序列码。,在,电路上，由,移位寄存器,和,异或反馈网络,构成。,b.,m,序列码,发生器的设计,10/3/2024,17,第六章 时序逻辑电路,例,6.3.3,设计,M=15,的,m,序列码,发生器。,解：求触发器的级数,n,由,2,n,-1=15,，,得,n,=4,。,确定反馈函数,f,。,f=Q,4,Q,3,10/3/2024,18,第六章 时序逻辑电路,图,6.6.5.,m,序列码,发生器的一般结构,10/3/2024,19,第六章 时序逻辑电路,表,6.6.4,m,序列码反馈函数表,n,f,n,f,1,1,11,11,9,2,2,1,12,12,11,8,6,3,3,2,13,13,12,10,9,4,4,3,14,14,13,11,9,5,5,3,15,15,14,6,6,5,16,16,14,13,11,7,7,6,17,17,14,8,8,6,5,4,18,18,17,16,13,9,9,5,19,19,18,17,14,10,10,7,20,20,17,10/3/2024,20,第六章 时序逻辑电路,作,逻辑电路,d.,m,序列码,发生器的自启动性,D,1,=f+Q,4,Q,3,Q,2,Q,1,D,1,=f+Q,n,Q,n-1,Q,1,一般情况：,10/3/2024,21,第六章 时序逻辑电路,图,6.6.6 M=15,的,m,序列码,发生器,10/3/2024,22,第六章 时序逻辑电路,Q,4,Q,3,Q,2,Q,1,0000,1010,1101,0110,0011,1001,0100,0010,0001,1000,1100,1110,1111,0111,1011,0101,图,6.6.7 M=15,的,m,序列码发生器的状态转移图,10/3/2024,23,第六章 时序逻辑电路,A.M=,2,n,的,序列码,发生器的设计,例,6.6.4,设计,M=16,的序列码,发生器。,解,:(1),触发器的级数,n,=4,(2),修改,D,1,的表达式，把,0000,纳入,M=15,的,m,序列码,发生器的状态转移图中,1000,0000,0001,D,1,=？,二、非,m,序列码,发生器的设计,10/3/2024,24,第六章 时序逻辑电路,10000001,D,1,=f=Q,4,Q,3,00000000,1000,0000,0000,0001,D,1,=fQ,4,Q,3,Q,2,Q,1,D,1,=f=Q,4,Q,3,D,1,=fQ,4,Q,3,Q,2,Q,1,D,1,=fQ,3,Q,2,Q,1,对于,M=,2,n,的,序列码,发生器,D,1,=fQ,n-1,Q,n-2,Q,1,（无 ）,结论：,(3),作逻辑电路,10/3/2024,25,第六章 时序逻辑电路,B.M,2,n,-1,的,序列码,发生器的设计,关键：找起跳状态。,D,1,=f,起跳状态,+Q,n,Q,n-1,Q,1,起跳状态的确定：,作长度为,2,n,-1,的,m,线性序列,将,向左移,2,n,-1-M,位，得线性序列,将,和,进行异或运算，得线性序列,在,中找到,1,000,0,码组，序列,中对应位置的,n,位码就是,起跳状态,。,n-1,个,结论：,10/3/2024,26,第六章 时序逻辑电路,例,6.6.5,设计,M=10,的序列码发生器。,解 确定触发器的级数,n,和,M=2,n,-1,的,m,序列码发生器的,f,。,由,2,n-1,M 2,n,求得，,n=4,查表,得：,f=Q,4,Q,3,10/3/2024,27,第六章 时序逻辑电路,111100010011010,确定激励函数,D,1,确定起跳状态,111100010011010,11110,11010111,1000,100,序列,序列,（,左移,5,位）,序列,（,）,D,1,=fQ,4,Q,3,Q,2,Q,1,+Q,4,Q,3,Q,2,Q,1,=Q,4,Q,3,Q,4,Q,3,Q,2,Q,1,+Q,4,Q,3,Q,2,Q,1,作逻辑电路,10/3/2024,28,第六章 时序逻辑电路,第七节 顺序脉冲发生器,一、概述,1.,顺序脉冲概念,2.,顺序脉冲发生器概念及分类,节拍分配器：输出为电位信号,脉冲分配器：输出为脉冲信号,(1),概念,(,又称,“,分配器,”,),(2),分类,顺序脉冲：,周期性地、按时间先后次序依次,输出的一组高（低）电平。,10/3/2024,29,第六章 时序逻辑电路,图,6.7.1,电位信号和脉冲信号,CP,(a),电位信号,(b),脉冲信号,10/3/2024,30,第六章 时序逻辑电路,3.,顺序脉冲发生器的设计,输出端较多时：,采用计数器和译码器。,输出端较少时：,采用环形计数器。,二、举例,例,6.7.1,试设计四输出,节拍,分配器。,解,(1),设计,M=4,的计数器,10/3/2024,31,第六章 时序逻辑电路,(2),设计,2-4,线译码器,列真值表,确定表达式,(3),画电路图,10/3/2024,32,第六章 时序逻辑电路,表,6.7.1 2-4,线译码器的真值表,Q,2,Q,1,Y,0,Y,1,Y,2,Y,3,0,0,1,0,0,0,0,1,0,1,0,0,1,0,0,0,1,0,1,1,0,0,0,1,10/3/2024,33,第六章 时序逻辑电路,图,6.7.2,四输出分配器,(a),计数器,(b),译码器,10/3/2024,34,第六章 时序逻辑电路,图,6.7.3,四输出分配器工作波形,1,2,3,4,5,CP,Q,1,Q,2,Y,0,Y,2,Y,3,Y,1,(a),节拍分配器波形,10/3/2024,35,第六章 时序逻辑电路,图,6.7.3,四输出分配器工作波形,(b),脉冲分配器波形,1,2,3,4,5,Y,3,CP,Q,1,Q,2,Y,0,Y,1,Y,2,10/3/2024,36,第六章 时序逻辑电路,图,6.7.4,环形计数器作为节拍分配器,(a),电路,例,1,由,M=4,环形计数器实现四输出节拍分配器。,10/3/2024,37,第六章 时序逻辑电路,图,6.7.4,环形计数器