基于FPGA多功能数字钟设计

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,电子实习,2,基于,FPGA,多功能数字钟的设计,一、数字钟的功能要求,用,FPGA,器件和,EDA,技术,实现多功能数字钟的设计,实验环境,Quartus,II,软件,FPGA,实验箱,扩展功能,定时闹钟,整点报时,基本功能,以数字形式显示时、分、秒；,小时计数器为,24,进制；,分、秒计数器为,60,进制,。,二、系统的组成框图,数字钟电路系统由主体电路和扩展电路两部分构成，本次实习中，同学必须完成主体部分电路的功能才能合格，扩展电路的功能可自行设计完成。,控制按键用来选择是正常计数还是调整时间并决定调整时、分、秒；,置数按键按下时，表示相应的调整块要加一 ；,基准时钟是,1HZ,；,计数器是对,1HZ,的频率计数 ；,动态显示模块是对计数器的计数进行译码，送到数码管进行显示 。,此电子钟分两种工作状态：,1,、正常计时的状态；,2,、设置时间的状态。,三、单元电路设计,1,、分频模块设计,系统需要,1Hz,的频率来驱动计时器，而实验箱上可提供多种不同的频率，如系统时钟,20MHz,和,SW7,提供的可选择频率，请根据需要自行选择频率，并进行分频，形成,1Hz,频率。,晶体震荡器,U7,提供,40M,时钟脉冲，通过,EPM3064,分频为,0.1Hz,1Hz,，,10Hz,，,100Hz,，,1K,，,10K,，,100K,，,1M,，,10M,，,40M,。十组时钟信号，由指拨旋转开关,SW7,（,GCLK1,）选择输出频率,2,、计时功能模块,计时模块需对时、分、秒进行计数，其中小时位为,24,进制，分钟和秒钟位为,60,进制。可以用一段程序对时、分、秒进行连续计数，也可以对时、分、秒的高位和低位分别计数。注意，如果采用连续计数方式，因为每位显示时有高位和低位之分，所以需将十进制数据用,BCD,码进行转换后，才能输出到七段数码管上显示。,3,、状态转换功能模块,该模块实现电路各状态之间的转换功能，若仅完成基本功能，系统应包含,4,个状态，分别为正常计时、对秒位进行设置、对分位进行设置和对小时位进行设置。若完成扩展功能，还可增加其他状态。这部分可以用脉冲键输入进行切换，也可以用拨动开关进行切换。根据所选择的切换方式，自行编写程序。,4,、校时功能模块,此模块主要在状态切换到设置时，可以将时、分、秒位设置成需要的数值，此功能可以由脉冲键输入完成。,5,、译码功能模块,此模块功能将计数器产生的数值，通过编译，形成对应七段数码管显示格式的编码。七段数码管的,a-g,对应实验箱上的主要引脚为,O50-O56,。,6,、,LED,显示模块,本模块使用实验箱上的,8,个数码管进行显示，为动态显示法，需采用扫描的方式进行显示。此方法对于扫描频率有一定的要求，在设计时需考虑采用那个频率作为扫描信号。,8,个数码管的扫描信号对应实验箱上的引脚为,SO58-SO65,。,四、系统仿真,将每个模块编译成功后，进行仿真测试，若仿真结果符合设计要求，再配置输入输出引脚，若不符合，请返回修改程序，直至仿真结果合格。将仿真结果截图，记录至设计报告中。,五、硬件验证,将编译通过、仿真结果正确且引脚信息配置正确的程序下载至实验箱的,FPGA,中，硬件验证设计是否符合要求。,