理解常用中规模集成编码器课件

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,教学要求,理解常用中规模集成编码器、译码器电路的结构及应用。,掌握编码器、译码器的逻辑功能，设计方法。,重点、难点：,编码器、译码器的逻辑功能。,中规模集成编码器、译码器电路的结构及应用。,作业：P173 4.1.1 4.2.1 4.2.3,教学要求理解常用中规模集成编码器、译码器电路的结构及应用。,4.1 编码器,所谓编码就是赋予选定的一系列二进制代码以固定的含义。（从码的角度看）,给输入信号一个特定代码。（从信号角度看）,n,个二进制代码（,n,位二进制数）有2,n,种不同的组合，可以表示2,n,个信号。,一、二进制编码器,将一系列信号状态编制成二进制代码。,4.1 编码器所谓编码就是赋予选定的一系列二进制代码以固定的,（一）3位二进制编码器,例：用与非门组成三位二进制编码器,-,八线 - 三线编码器,设八个输入端为I,0,I,7,，八个信号，与之对应的输出设为Y,0,、Y,1,、Y,2,，共三位二进制数。,设计编码器的过程与设计一般的组合逻辑电路相同，首先要列出真值表，然后写出逻辑表达式并进行化简，最后画出逻辑图,。,（一）3位二进制编码器- 八线 - 三线编码器设八个输入,真值表,输,入,8个互斥的信号,输,出,3位二进制代码,真值表输入8个互斥的信号,逻辑表达式,逻辑图,逻辑表达式逻辑图,存在问题：几个输入信号同时出现，输出将变成不确定,解决办法：不同的信号给予不同的优先级,（二）3位二进制优先编码器,优先编码器：,允许几个信号同时输入，但电路只对其中优先级别最高的进行编码，不理睬级别低的信号。,实用优先编码器（74148）：,在普通编码器的基础上再增加三个控制端和两个电源端，并用负逻辑电路实现，详细参见教材第129页的图4.1.3,存在问题：几个输入信号同时出现，输出将变成不确定解决办法：不,3位二进制优先编码器,在优先编码器中优先级别高的信号排斥级别低的，即具有单方面排斥的特性。,设,I,7,的优先级别最高，,I,6,次之，依此类推，,I,0,最低。,真值表,3位二进制优先编码器在优先编码器中优先级别高的信号排斥级别低,逻辑表达式,逻辑表达式,逻辑图,8线-3线优先编码器,如果要求输出、输入均为反变量，则只要在图中的每一个输出端和输入端都加上反相器就可以了。,逻辑图8线-3线优先编码器 如果要求输出、输入均,（三）集成3位二进制优先编码器,集成3位二进制优先编码器74LS148,ST (EI)为使能输入端，低电平有效。,Y,S,(EO)为使能输出端，通常接至低位芯片的端。,Y,S,和ST配合可以实现多级编码器之间的优先级别的控制。Y,EX,(GS)为扩展输出端，是控制标志。 Y,EX,0表示是编码输出；,Y,EX,1表示不是编码输出。,（三）集成3位二进制优先编码器集成3位二进制优先编码器74L,集成3位二进制优先编码器74LS148的真值表,输,入,：逻辑0(低电平）有效,输,出,：逻辑0(低电平）有效,集成3位二进制优先编码器74LS148的真值表输入：逻辑0(,集成3位二进制优先编码器74LS148的级联,16线-4线优先编码器,集成3位二进制优先编码器74LS148的级联16线-4线优先,二、二 - 十进制编码器,将十个状态（对应于十进制的十个代码）编制成BCD码。,十个输入,需要几位输出？,四位,输入：,I,0,I,9,。,输出：,F,3,F,0,列出真值表如下：,（一）8241BCD码编码器,二、二 - 十进制编码器将十个状态（对应于十进制的十个代码）,真值表,真值表,逻辑图略,参看教材127页图4.1.2,输入低电平有效,逻辑图略参看教材127页图4.1.2输入低电平有效,（二）8421 BCD码优先编码器,真值表,（二）8421 BCD码优先编码器真值表,逻辑表达式,逻辑表达式,逻辑图,逻辑图,（三）集成10线-4线优先编码器,（三）集成10线-4线优先编码器,本节小结,用二进制代码表示特定对象的过程称为编码；实现编码操作的电路称为编码器。,编码器分二进制编码器和十进制编码器，各种编码器的工作原理类似，设计方法也相同。集成二进制编码器和集成十进制编码器均采用优先编码方案。,本节小结用二进制代码表示特定对象的过程称为编码；实现编码操,4.2 译码器,译码是编码的逆过程，即将某个二进制翻译成电路的某种状态。,一、 二进制译码器,将n种输入的组合译成2,n,种电路状态。也叫n-2,n,线译码器。,译码器的输入：,一组二进制代码,译码器的输出：,一组高低电平信号,（只有一个高（低）电平）,4.2 译码器译码是编码的逆过程，即将某个二进制翻译成电路的,&,&,&,&,A,1,A,0,(一)2位二进制译码器,2-4线译码器74LS139的内部线路,输入,控制端,输出,1,1,1,1,1,&A1A0(一)2位二进制译码器2-4线译码器74LS,74LS139的功能表,“”表示低电平有效。,注意与教材第134页表4.2.1进行对比,体会增加控制端后，增加了何种变化,74LS139的功能表“”表示低电平有效。注意与教材第13,74LS139,管脚图,一片74139种含两个2-4译码器,74LS139管脚图一片74139种含两个2-4译码器,例：利用线译码器分时将采样数据送入计算机。,总线,2-4线译码器,A,B,C,D,三态门,三态门,三态门,三态门,例：利用线译码器分时将采样数据送入计算机。总线2-4线译码器,00,0,全为1,工作原理,：（以,A,0,A,1,=00为例）,数据,2-4线译码器,A,B,C,D,三态门,三态门,三态门,三态门,总线,脱离总线,000全为1工作原理：（以A0A1=00为例）数据2-4线译,(二) 集成3线-8线译码器74LS138,A,2,、,A,1,、,A,0,为二进制译码输入端， 为译码输出端（低电平有效），,G,1,、 、为选通控制端。当,G,1,1、 时，译码器处于工作状态；当,G,1,0、时，译码器处于禁止状态。,(二) 集成3线-8线译码器74LS138A2、A1、,真值表,输,入,：自然二进制码,输,出,：低电平有效,真值表输入：自然二进制码输出：低电平有效,74LS138的级联,74LS138的级联,二、二-十进制译码器,集成8421 BCD码译码器74LS42,二、二-十进制译码器 集成8421,三、显示译码器,二-十进制编码,显示译码器,显示器件,在数字系统中，常常需要将运算结果用人们习惯的十进制显示出来，这就要用到,显示译码器,。,三、显示译码器二-十进制编码显示译码器显示器件在数字系统中，,数码显示器,用来驱动各种显示器件，从而将用二进制代码表示的数字、文字、符号翻译成人们习惯的形式直观地显示出来的电路，称为显示译码器。,数码显示器用来驱动各种显示器件，从而将用二进制代码表示,显示器件,：,常用的是,七段显示器件,a,b,c,d,e,f,g,显示器件：常用的是七段显示器件abcdefg,显示器件,：,常用的是,七段显示器件（共阴）,a,b,c,d,f,g,a b c d e f g,1 1 1 1 1 1 0 0,0 1 1 0 0 0 0 1,1 1 0 1 1 0 1 2,e,显示器件：常用的是七段显示器件（共阴）abcdfga b,显示译码器：,74LS48的管脚图,消隐控制端,16,a,b,c,d,f,g,V,cc,e,1,74LS48,B,C,RBI,D,A,GND,LT,BI,显示译码器：74LS48的管脚图消隐控制端16abcdfgV,功能表,功能表,辅助端功能,辅助端功能,数码显示电路的动态灭零,数码显示电路的动态灭零,四、译码器的应用,1、用二进制译码器实现逻辑函数,画出用二进制译码器和与非门实现这些函数的接线图。,写出函数的标准与或表达式，并变换为与非-与非形式。,四、译码器的应用1、用二进制译码器实现逻辑函数画出,2、用线译码器设计多输出逻辑电路,从功能表可知：,二四译码器功能表,2、用线译码器设计多输出逻辑电路从功能表可知：二四译码器功,例：,用2-4线译码器产生一组多输出函数。,参考上页的逻辑式,可知,例：用2-4线译码器产生一组多输出函数。参考上页的逻辑式可知,接线图,Z,2,Z,1,1,1,1,1,接线图Z2Z11111,3、用二进制译码器实现码制变换,十进制码,8421码,3、用二进制译码器实现码制变换十进制码8421码,十进制码,余3码,十进制码余3码,十进制码,2421码,十进制码2421码,本节小结,把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。实际上译码器就是把一种代码转换为另一种代码的电路。,译码器分二进制译码器、十进制译码器及字符显示译码器，各种译码器的工作原理类似，设计方法也相同。,二进制译码器能产生输入变量的全部最小项，而任一组合逻辑函数总能表示成最小项之和的形式，所以，由二进制译码器加上与非门即可实现任何组合逻辑函数。此外，用4线-16线译码器还可实现BCD码到十进制码的变换。,本节小结把代码状态的特定含义翻译出来的过程称为译码，实现译,教学要求,理解常用中规模集成数据选择器、数据分配器、数值比较器电路的结构及应用。,掌握数据选择器、数据分配器、数值比较器的逻辑功能，设计方法。,重点、难点,：,数据选择器、数据分配器、数值比较器的逻辑功能。,中规模集成数据选择器、数据分配器、数值比较器电路的结构及应用。,作业：P176 4.3.6 4.4.4,教学要求理解常用中规模集成数据选择器、数据分配器、数值比较器,4.3 数据选择器,从多个（一组）数据中选择一个数据（信号）进行传输的电路，称为,数据选择器,。,A,0,A,1,D,3,D,2,D,1,D,0,W,控制信号,输入信号,输出信号,数据选择器类似一个多投开关。选择哪一路信号由相应的一组控制信号控制。,4.3 数据选择器从多个（一组）数据中选择一个数据（信号）进,从n个数据中选择一路传输，称为,一位数据选择器,。从,m,组数据中各选择一路传输，称为,m,位数据选择器。,W,3,X,3,Y,3,W,3,X,2,Y,2,W,3,X,1,Y,1,W,3,X,0,Y,0,A,控制信号,四二选一选择器,从n个数据中选择一路传输，称为一位数据选择器。从m组数据中各,一、4选1数据选择器,功能表,控制端,一、4选1数据选择器功能表控制端,逻辑图,逻辑图,1、集成双4选1数据选择器74LS153,选通控制端S为低电平有效，即S=0时芯片被选中，处于工作状态；S=1时芯片被禁止，Y0。,二、集成数据选择器,1、集成双4选1数据选择器74LS153选通控制端S为低电,2集成8选1数据选择器74LS151,2集成8选1数据选择器74LS151,74LS151的真值表,74LS151的真值表,3、集成数据选择器的扩展,D,0,D,7,A,0,A,1,A,2,D,0,D,7,A,0,A,1,A,2,&,A,0,A,1,A,2,A,3,D,8,D,15,D,0,D,7,=0,D,0,D,7,=1,D,0,D,7,1,用两片74LS151,构成十六选一数据选择器,3、集成数据选择器的扩展D0D7A0A1A2,用两片74LS151,构成十六选一数据选择器,D,0,D,7,A,0,A,1,A,2,D,0,D,7,A,0,A,1,A,2,&,A,0,A,2,A,2,A,3,D,8,D,15,D,0,D,7,=1,D,8,D,15,=1,D,8,D,15,1,用两片74LS151构成十六选一数据选择器D0D7,中规模组件都是为了实现专门的逻辑功能而设计，但是通过适当的连接，可以实现一般的逻辑功能。,用中规模组件设计逻辑电路，可以减少连线、提高可靠性。,下面介绍用选择器和译码器设计组合逻辑电路的方法。,三、数据选择器的应用,中规模组件都是为了实现专门的逻辑功能而设计，但是通过适当的连,分析,用数据选择器设计逻辑电路,四选一选择器功能表,类似三变量函数的表达式！,分析用数据选择器设计逻辑电路四选一选择器功能表类似三变量函数,基本步骤,确定数据选择器,确定地址变量,2,1,n,个地址变量的数据选择器，不需要增加门电路，最多可实现,n,1个变量的函数。,3个变量，选用4选1数据选择器。,A,1,=A、A,0,=B,逻辑函数,1,选用,74LS153,2,74LS153有两个地址变量。,基本步骤确定数据选择器确定地址变量 2 1 n个地址变,求D,i,3,（1）公式法,函数的标准与或表达式：,4选1数据选择器输出信号的表达式：,比较L和Y，得：,3,求Di 3 （1）公式法函数的标准与或表达式：4选1数据选,画连线图,4,4,画连线图 4 4,例：,利用四选一选择器实现如下逻辑函数。,与四选一选择器输出的逻辑式比较,可以令：,变换,例：利用四选一选择器实现如下逻辑函数。与四选一选择器输出的逻,D,0,D,1,D,2,D,3,A,0,A,1,W,A,G,R,Y,“1”,接线图,74LS153,1,D0D1D2D3A0A1WAGRY“1”接线图74LS153,总结,用n位输入的数据选择器，可以产生任何一种输入变量数不大于,n,+1的组合逻辑函数。,设计时可以采用函数式比较法。控制端作为输入端，数据输入端可以综合为一个输入端。,总结用n位输入的数据选择器，可以产生任何一种输入变量数不大于,4.2.3 数据分配器,由地址码决定将输入数据送给哪路输出。,真值表,逻辑表达式,地址变量,输入数据,一、1路-4路数据分配器,4.2.3 数据分配器由地址码决定将输入数据送给哪路输,逻辑图,逻辑图,二、 集成数据分配器及其应用,1、集成数据分配器,把二进制译码器的使能端作为数据输入端，二进制代码输入端作为地址码输入端，则带使能端的二进制译码器就是数据分配器。,由74LS138构成的1路-8路数据分配器,数据输入端,G,1,=1,G,2A,=0,地址输入端,二、 集成数据分配器及其应用1、集成数据分配器,2、数据分配器的应用,数据分配器和数据选择器一起构成数据分时传送系统,2、数据分配器的应用数据分配器和数据选择器一起构成数据分时传,本节小结,数据分配器的逻辑功能是将1个输入数据传送到多个输出端中的1个输出端，具体传送到哪一个输出端，也是由一组选择控制信号确定。,数据分配器就是带选通控制端即使能端的二进制译码器。只要在使用中，把二进制译码器的选通控制端当作数据输入端，二进制代码输入端当作选择控制端就可以了。,数据分配器经常和数据选择器一起构成数据传送系统。其主要特点是可以用很少几根线实现多路数字信息的分时传送。,本节小结数据分配器的逻辑功能是将1个输入数据传送到多个输出,4.4 数值比较器,比较器的分类：,（1）仅比较两个数是否相等。,（2）除比较两个数是否相等外，还要比较两个数的大小。,第一类的逻辑功能较简单，下面重点介绍,第二类,比较器。,4.4 数值比较器比较器的分类：（1）仅比较两个数是否相等。,一、一位数值比较器,功能表,一、一位数值比较器功能表,理解常用中规模集成编码器课件,A,B,AB,ABA,B,）,i-1,（,A,=,B,）,i-1,（,AB）,i,（A=B）,i,（AB）i-1（,每个比较环节的功能表,每个比较环节的功能表,三、集成数值比较器,（四位集成数值比较器74LS85）,A,3,B,2,A,2,A,1,B,1,A,0,B,0,B,3,B,3,(AB),L,AB,A=B,AB,GND,A,0,B,0,B,1,A,1,A,2,B,2,A,3,U,CC,低位比较结果,向高位输出,(,A,B),L,AB,A=B,AB）,L,（AB,A=B,AB）,L,（AB,A=B,AB）L（AB,例：设计三个四位数的比较器，可以对,A（A0，A1，A2，A3）,、,B（B0，B1，B2，B3）,、,C（C0，C1，C2，C3）,进行比较，能判断：（1）三个数是否相等。（2）若不相等，,A,数是最大还是最小。,比较原则,（均是本位比较）,先将A与B比较，然后A与C比较，若,A,=,B,A,=,C,，则,A,=,B,=,C,；,若,AB,AC,，则,A,最大；,若,AB AB）,L,（AB,A=B,AB）,L,（AB,A=B,AB）L（ABA=BABC1C0C3C2（,教学要求,理解串行加法器和并行加法器的工作原理。,掌握半加器和全加器的逻辑功能和电路组成。,重点、难点：,半加器和全加器的逻辑功能。,串行加法器和并行加法器电路的特点。,作业：P176 4.5.1,教学要求理解串行加法器和并行加法器的工作原理。,4.5 加法器,1 1 0 1,1 0 0 1,+,举例：,A,=1101,B,=1001, 计算A+B,0,1,1,0,1,0,0,1,1,4.5 加法器1 1 0 11 0 0 1+举例,加法运算的基本规则,：,（1）逢二进一。,（2）最低位是两个数最低位的相加，不需考虑进位。,（3）其余各位都是三个数相加，包括加数、被加数和低位来的进位。,（4）任何位相加都产生两个结果：本位和、向高位的进位。,加法运算的基本规则：（1）逢二进一。（2）最低位是两个数最低,1、半加器：,半加运算不考虑从低位来的进位,A,-加数；,B,-被加数；,S,-本位和；,C,-,进位。,真值表,一、半加器和全加器,1、半加器：半加运算不考虑从低位来的进位A-加数；B-,真值表,真值表,逻辑图,A,B,C,S,逻辑符号,=,1,&,A,B,S,C,CO,逻辑图ABCS逻辑符号= 1&ABSCCO,2、全加器：,a,n,-加数；,b,n,-被加数；,c,n-1,-,-低位的进位；,s,n,-本位和；,c,n,-进位。,逻辑状态表见下页,相加过程中，既考虑加数、被加数又考虑低位的进位位。,2、全加器：an-加数；bn-被加数；cn-1-,理解常用中规模集成编码器课件,半加和：,所以：,半加和：所以：,a,n,b,n,c,n,-1,s,n,c,n,逻辑图,逻辑符号,半加器,半加器, 1,a,n,b,n,c,n,-1,s,n,c,n,Sc,n,-1,s,c,CI,CO,anbncn-1sncn逻辑图逻辑符号半加器半加器 1an,全加器,SN74LS183,的管脚图,1,14,SN74H183,1,a,n,1,b,n,1,c,n-1,1,c,n,1,s,n,2,c,n-1,2,c,n,2,s,n,2,a,n,2,b,n,V,cc,GND,3、集成全加器,全加器SN74LS183的管脚图114SN74H1831a,实现多位二进制数相加的电路称为加法器。,1、4位串行进位加法器,二、,多位数加法器,构成,：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。,特点,：进位信号是由低位向高位逐级传递的，速度不高。,实现多位二进制数相加的电路称为加法器。1、4位串行进位加法器,2、并行进位加法器（超前进位加法器）,进位生成项,进位传递条件,进位表达式,和表达式,4位超前进位加法器递推公式,2、并行进位加法器（超前进位加法器）进位生成项进位传递条件进,超前进位发生器,超前进位发生器,加法器的级连,集成二进制4位超前进位加法器,加法器的级连集成二进制4位超前进位加法器,三、加法器的应用,1、8421 BCD码转换为余3码,BCD码+0011=余3码,2、二进制并行加法/减法器,C,0-1,0时，B,0=B,，电路执行A+B运算；当C,0-1,1时，B,1=B,，电路执行AB=A+B+1运算。,三、加法器的应用1、8421 BCD码转换为余3码B,本节小结,能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。,能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数的相加，求得和及进位的逻辑电路称为全加器。,实现多位二进制数相加的电路称为加法器。按照进位方式的不同，加法器分为串行进位加法器和超前进位加法器两种。串行进位加法器电路简单、但速度较慢，超前进位加法器速度较快、但电路复杂。,加法器除用来实现两个二进制数相加外，还可用来设计代码转换电路、二进制减法器和十进制加法器等。,本节小结能对两个1位二进制数进行相加而求得和及进位的逻辑电,其它组件,：,SN74H183-四位串行进位全加器。,SN74283-四位超前进位全加器。,其它组件：SN74H183-四位串行进位全加器。SN74,