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单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,2005.11.21,计算机组成原理,Computer Organization,北京化工大学,信息科学与技术学院,韩 阳,本科课程教学,CSE3260D,计算机组成原理,5.4 时序产生器和控制方式,5.4.1 时序控制方式及其变化,2,1.同步控制,各项操作受统一时序控制。,定义：,特点：,有明显时序时间划分，,优缺点：,时序关系简单，时序划分规整，,控制不复杂；,时间安排不合理。,应用场合：,用于CPU内部、设备内部、系,统总线操作,控制逻辑易于集中，便于管理。,(各挂接部件速度相近，传送时间确,定，传送距离较近)。,时钟周期时,间固定，,各步操作的衔接、各部件之间的数,据传送受严格同步定时控制。,各项操作受统一时序控制。,由,CPU或其他设备提供,3,2.异步控制,各项操作按不同需要安排时间，不,受统一时序控制。,定义：,特点：,无统一时钟周期划分，,例.异步传送操作,主设备：,申请并掌握总线权的设备。,各操作间的,衔接和各部件之间的信息交换采用异步应答,方式。,总线,主,从,从设备：,响应主设备请求的设备。,发/接,接/发,4,主设备获得总线控制权,操作流程：,主设备询问从设备,主设备发送/接收数据,主设备释放总线控制权,从设备准备好？,Y,N,主设备输出端与总线连接,主设备输出端与总线断开,5,时间安排紧凑、合理；,控制复杂。,优缺点：,应用场合：,用于异步总线操作(各挂接部,件速度差异大，传送时间不确定，传送距离,较远)。,5.4 时序产生器和控制方式,6,3.联合控制,同步与异步控制相结合,7,5.4 时序产生器和控制方式,大部分操作序列安排在固定的机器周期中，对某些难以确定的操作以执行部件的应答信号作为本次操作的结束；,各条指令周期的机器周期(CPU周期/工作周期)数不固定。,4.同步方式的变化,指令周期长度可变，时钟周期长度不变。,可用计数器指示时钟周期数的变化。,不同指令安排不同时钟周期数,总线周期中插入延长周期,经总线传送一次数据所用的时间,(送地址、读/写),5.4 时序产生器和控制方式,8,总线周期长度可变，时钟周期长度不变。,总线周期(,4T,),例.一个总线周期包含4个时钟周期,时钟,T1,T3,T2,T4,送地址,读/写数据,结束,同步方式,时钟,T1,T3,T2,T4,T4,T4,Tw,送地址,读/写数据,结束,总线周期(,5T,),扩展同步方式,9,同步方式引入异步应答,以固定时钟周期作为时序基础，引入应答思,想。,例.8088最大模式，用一根,总线请求/应答,线实现总线权的转移。,设备请求总线权,RQ/GT,CPU使用总线,CPU使用总线,CPU使用总线,设备使用总线,设备,设备,CPU,CPU响应，,总线权交设备,CPU,设备释放总线权,CPU,设备,若干时钟,若干时钟,10,11,判断,CPU对主存的访问既可采用同步控制方式也可采用异步控制方式。,在主机内部既可采用同步控制方式也可采用异步控制方式。,在CPU内部只能使用同步控制方式。,在主机与外设之间进行数据传送只能使用异步方式。,5.4 时序产生器和控制方式,5.4.2 时序信号产生器,5.4 时序产生器和控制方式,用组合逻辑电路实现时序。,微程序控制器中使用的时序信号产生器由,时钟源、环形脉 冲发生器、节拍脉冲,和,读写时序译码逻辑、启停控制逻辑,等部分组成。,12,指令时序信号最基本的体制是,电位-脉冲制,时序控制方式：指微操作与时序信号之间采取何种关系相互对应。,5.4.2 时序信号产生器,5.4 时序产生器和控制方式,12,1、,计算机 采用的多级时序体制,(1)采用硬连布线逻辑(门电路+触发器组成)的计算机采用三级时序体制：,主状态周期-节拍电位-节拍脉冲,主状态周期,反映了某个状态周期的持续时间，通常用触发器的状态持续时间表示。,一个主状态周期包含若干个节拍电位。,节拍电位,表示一个CPU周期的时间，包含多个节拍脉冲,节拍脉冲,指的是节拍电位内的控制脉冲,对应了最基本的定时信号.,5.4.2 时序信号产生器,5.4 时序产生器和控制方式,12,（2）微程序控制器设计的计算机的多级时序体制是两级体制：,节拍电位节拍脉冲,节拍电位对应CPU周期，,节拍脉冲对应时钟周期,5.4 时序产生器和控制方式,5.4.2 时序信号产生器,时钟源,环形脉冲发生器,时序,13,5.4 时序产生器和控制方式,13,时钟源：,为环形脉冲发生器提供频率稳定且电平匹配的方波时钟脉冲信号；通常由石英晶体振荡器和与非门组成的正反馈振荡电路组成，输出送至环形脉冲发生器。,环形脉冲发生器,：,产生一组有序的间隔相等或不等的脉冲序列(通过译码电路来产生最后所需的节拍脉冲)，由边沿触发结构的D触发器构成的移位寄存器形式。,5.4 时序产生器和控制方式,13,启停控制逻辑,环形脉冲发生器,时钟脉冲源,IORQ,MREQ,RD WE T1 T2 T3 T4,节拍脉冲和读写时序译码逻辑,MREQ IORQ,RD WE,时序产生器框图,IORQ,MREQ,RD WE T1 T2 T3 T4,时钟脉冲源,保证节拍的完整性,产生计算机所需要的节拍脉冲和读写时序,为环行脉冲发生器提供频率稳定的方波,时钟脉冲,产生一组有序的脉冲序列，以便通过译码产生最后需要的节拍脉冲,1,）环形脉冲发生器与译码逻辑,CPU,发总清零信号，Q4=1，门3开，当,开始出现时,其余Ci=0,C4,的可能跳变点在,的,C1的可能跳变点在,C2的可能跳变点在 C3的可能跳变点在,的,2),启/停控制逻辑的工作原理,只要通电，就会产生,T1,0,T4,0,，但不能使用。启/停,控制控制T1 T4。,启动/停止只有在T4,0,即,T4,0,才能对T1T4有效,T4,0,运行标志触发器Cr,=1 产生节拍脉冲,=0 关闭时序产生器,
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