第6章存储器接口

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,第六章 存储器接口,存储器是微型计算机系统中用来存放程序和数据的基本单元或设备。,1.要求：,系统对存储器的要求是,容量大、速度快、成本低,，但这三者在同一个存储器中不可兼得。,2.解决：,采用分级存储器结构，通常将存储器分为高速缓冲存储器、主存储器和外存存储器三级。,中,央,处,理,器,主,存,外,存,快存,CPU,M,1,M,2,M,3,图,6.1 三级存储器的结构示意图,6.1 半导体存储器,一、半导体存储器的分类,1.半导体存储器的分类,a.,双极型存储器;,b.MOS,型存储器,2.按存取方式分类,（1）随机存取存储器,RAM,a.,静态,RAM,b.,动态,RAM,（2）,只读存储器,ROM,a.,掩模式,ROM;,b.,熔炼式可编程的,PROM，,c.,可用紫外线擦除、可编程的,EPROM;,d.,可用电擦除、可编程的,E,2,PROM,等。,存储器级,制造工艺,存取方式,电路性能,主存储器,MOS,型,RAM,静态,RAM,动态,RAM,ROM,一次成型,ROM,可擦可编,ROM,高速缓冲存储器,双极型,RAM,静态,RAM,MOS,型,RAM,静态,RAM,表6.1列出了微机系统中最常用的半导体存储器,。,二、半导体存储器的主要性能指标,衡量半导体存储器性能的主要指标有,存储容量、存取时间、功能和可靠性,。,1.,存储容量,存储容量是指存储器所,能存储二进制数码的数量,，即所含存储元的总数。例如，某存储芯片的容量为10244，即该芯片有1024个存储单元，每个单元4位代码。,2.存取时间,存取时间是,指从启动一次存储器操作到完成该操作所经历的时间,，有时又称为,读写周期,。,3.功耗,功耗通常是指每个存储元消耗功率的大小，单位为微瓦/位（,W/,位）或者毫瓦/位（,mW,/,位）,4.可靠性,可靠性一般是指对电磁场及温度变化等的抗干扰能力，一般平均无故障时间为数千小时以上。,三、存储芯片的的组成,地,址,译,码,器,存储,矩阵,数,据,缓,冲,器,0,1,2,n,-1,0,1,m,控制,逻辑,CS,R/W,n,位,地址,m,位,数据,图,6.2 存储芯片组成示意图,地址译码器：,接收来自,CPU,的,n,位地址，经译码后产生2,n,个地址选择信号，实现对片内存储单元的选址。,控制逻辑电路：,接收片选信号,CS,及来自,CPU,的读/写控制信号，形成芯片内部控制信号，控制数据的读出和写入。,数据缓冲器：,寄存来自,CPU,的写入数据或从存储体内读出的数据。,存储体：,是存储芯片的主体，由基本存储元按照一定的排列规律构成。,6.2 存储器接口技术,一、存储器接口应考虑的几个问题,1.存储器与,CPU,之间的时序配合;,2.,CPU,总线负载能力;,3.存储芯片的选用.,二、存储器地址译码方法,1.片选控制的译码方法,常用的片选控制译码方法有线选法、全译码法、部分译码法和混合译码法等。,（,1）,1,KB,CS,（,2）,1,KB,CS,（,3）,1,KB,CS,（,3）,1,KB,CS,1,1,1,1,A,10,A,11,A,13,A,11,A,0,A,9,图6.4 线选结构示意图,（1）线选法,当存储器容量不大，所使用的存储芯片数量不多，而,CPU,寻址空间远远大于存储器容量时，可用高位地址线直接作为存储芯片的片选信号，每一根地址线选通一块芯片，这种方法称为选法。,（,2）全译码法,采用全译码方式寻址64,KB,容量存储的结构示意图如图6.5所示.可见，全译码法可以提供对全存储空间的寻址能力。当存储器容量小于可寻址的存储空间时，可从译码器输出.,（3）部分译码法(,p119),(4),混合译码法(,p120),8KB,(2),CS,8KB,(1),CS,8KB,(8),CS,3-8,译码器,A,0,A,12,A,13,A,15,Y,0,Y,1,Y,7,图6.5 全译码法结构示意图,2、,地址译码电路和的设计,存储器地址译码电路的设计一般遵循如下步骤：,根据系统中实际存储器容量，确定存储器在整个寻址空间中的位置；,根据所选用存储芯片的容量，画出地址分配图或列出地址分配表；,根据地址分配图或分配表确定译码方法并画出相应的地址位图；,选用合适器件，画出译码电路图,。,例,1：,某微机系统地址总线为16位，实际存储器容量为16,KB，ROM,区和,RAM,区各占8,KB。,其中,ROM,采用2,KB,的,EPROM,RAM,采用1,KB,的,RAM,试设计译码电路.,设计的一般步骤:,该系统的寻址空间最大为64,KB，,假定实际存储器占用最低16,KB,的存储空间，即地址为,0000,H3FFFH,。,其中,0000,H1FFFH,为,EPROM,区，,2000,H3FFFH,为,RAM,区。,2KB,2KB,2KB,2KB,1KB,1KB,1KB,1KB,1KB,1KB,1KB,1KB,0000,H,2000,H,3FFFH,4000H,ROM,区,RAM,区,图6.8 地址分配图,根据所采用的存储芯片容量，可画出地址分配图如6.8所示；地址分配表如表6.4所示。,确定译码方法并画出相应的地址位图。,根据地址位图，可考虑用3-8译码器完成一次译码，用适当逻辑门完成二次译码。,A,11,74,LS138,A,B,C,G,2A,G,2B,G,1,A,12,A,13,A,14,A,15,+5V,译,码,器,1,1,1,1,1,1,1,1,Y,4,Y,1,Y,2,Y,3,Y,0,Y,5,Y,6,Y,7,1,A,10,(1),(2),(3),(4),(5),(6),(7),(8),(9),(10),(11),(12),去4,片,EPROM,去,8片,RAM,图6.10 片选控制译码电路图,三、存储器与控制总线、数据总线的连接,1.存储器与控制总线的连接,ROM,的,CS-,信号,B.RAM,的,CS-,OE-(RD-),WE-(WR-),信号;,2.存储器与数据总线的连接,D,0,D,7,D,0,D,15,6.3 主存储器接口,一、,EPROM,与,CPU,的接口,目前广泛使用的典型,EPROM,芯片有,Intel,公司生产的2716、2732、2764、27128、27256、27512等;分别有27,28,29系列;,其容量分别为2,K8,位至64,K8,512K8,位;,封装形式:前两种为24脚双列可直插式封装，后几种为28脚双列直插式封装。另外有贴片封装.,1,24,12,13,A,7,A,1,A,0,O,0,O,1,O,3,GND,V,CC,A,8,A,9,V,PP,OE,A,10,O,3,O,7,CE/PGM,图6.11,Intel 2714,芯片引脚排列图,1.芯片特性,Intel2716:,容量为16,K（2K8,位);,存取时间:约450,ns;,单一的+5,V,电源。,2.接口方法,Intel2716,芯片与8位,CPU,的连接方法如下：,低位地址线、数据线直接相连；,工作电源,V,CC,直接与+5,V,电源相连，编程电源通常由开关控制；,CE-,和,OE-,信号分别由,CPU,高位地址总线和控制总线译码后产生，通常采用图6.12所示的3种方法。,图6.12,Intel 2716,芯片与,CPU,的连接方法,A,0,A,10,译,码,器,A,11,A,15,1,A,0,A,10,2716,CE,M,访问,RD,OE,D,OUT,（a）,A,0,A,10,译,码,器,A,11,A,15,A,0,A,10,2716,CE,OE,1,M,访问,RD,D,OUT,（b）,A,0,A,10,译,码,器,A,11,A,15,A,0,A,10,2716,CE,M,访问,RD,OE,D,OUT,（c）,3.接口举例,（1）要求,用2716,EPROM,芯片为某8位微处理器设计一个16,KB,的,ROM,存储器。已知该微处理器地址线为,A,0,A,15,，,数据线为,D,0,D,7,，“,允许访存”控制信号为,M，,读出控制信号为,RD。,画出,EPROM,与,CPU,的连接框图。,（2）分析(,P125),（3）,实现(,P126,图6.13),74LS138,G,2A,G,2B,G,1,D,0,D,7,A,0,A,10,Y,0,CPU,A,11,A,13,M,O,0,O,7,2716,(2),OE,CE,O,0,O,7,2716,(1),OE,CE,O,0,O,7,2716,(3),OE,CE,+5V,+25V,V,PP,V,CC,+5V,GND,RD,Y,1,Y,7,+5V,图6.13,EPROM,与,CPU,连接框图,2k,2k,二、,SRAM,与,CPU,的接口,常用的,SRAM,芯片有:,Intel,公司生产的2114、2128、6116、6264、62256等。,如,HY6116，HM62256，HM628128,等等,容量:1,K4,1K8,2K8,8K8,512K8,现以2114芯片为例对,SRAM,的芯片特性和接口方法进行介绍。,A,5,A,0,A,2,A,1,CS-,1,9,2114,18,10,V,CC,A,9,I/O,1,A,6,A,4,A,3,A,7,A,8,I/O,2,I/O,3,WE-,符 号,引脚名,A,0,A,9,地址输入,I/0,1,I/0,4,数据输入/输出,CS-,片选,WE-,写,允许,V,CC,、GND,电源、地,1.芯片特性,Intel 2114,是一种存储容量为1,K4,位，存取时间最大为450,ns,的,SRAM,芯片。如下图：,2.接口方法(,P127),3.,接口举例(,P127),NC,C,IN,WE,RAS,RAS,A,0,A,1,A,2,A,DD,1,8,2164,DRAM,16,9,V,SS,CAS,D,OUT,A,6,A,3,A,4,A,5,A,7,引脚排列图,2.接口方法,DRAM,控制器一般由如下部分组成：,地址多路开关：,由于要向,DRAM,芯片分时送出行地址和列地址，所以必须具有多路开关，把来自,CPU,的地址变成行地址和列地址分两次送出。,三、,DRAM,与,CPU,的接口,1.芯片特性,Intel 2164,是一种存储容量为64,K1,位、最大存取时间为200,ns、,刷新时间间隔为2,ms,的,DRAM,芯片。,刷新定时器：,用来定时提供刷新请求。,刷新地址计数器：,提供刷新的地址，每刷新一行，计数器自动加1，全部行刷新一遍后自动归零，重复刷新过程。,仲裁电路：,当来自,CPU,的访问存储器请求和来自刷新定时器的刷新请求同时产生时，对二者的优先权进行裁定。,时序发生器：,提供行地址选通信号,RAS、,列,地址选通信号,CAS,和写允许信号,WE-，,以满足对存储器进行访问及对芯片进行刷新的要求。其逻辑框图6.17所示,。,CPU,刷,新,定,时,器,仲裁,电路,定 时,发生器,刷新地址,计数器,地址,多路开关,DRAM,读/写,地址总线,地址,RAS,CAS,WR,图6.17,DRAM,控制的逻辑框图,AL,0,AL,7,地址,锁存,AH,0,AH,7,多,路,转,换,器,地址,锁存,再生,计数器,多,路,转,换,器,列,地址,行,地,址,OUT,0,OUT,7,例如：,DRAM,控制器8203是一种为80,X86 CPU,系统支持,DRAM,而设计的接口芯片。它向2164等,DRAM,芯片提供全部必需的接口信号，其基本功能如下：,同步,RD/S,1,WR,PCS,锁存,再生,定时器,同步,裁,决,器,时,序,发,生,器,REFRQ/ALE,OSC,X,0,/OP,2,X,1,/CLK,B,0,B,1,/OP,1,RAS,0,RAS,1,RAS,2,RAS,3,CAS,WE,SACK,XACK,CAS,图,6.18 8203芯片,内部,结构框,3 设计举例,（1）要求,某微机系统,CPU,为8086且工作方式在最大方式。试用2164,DRAM