第25讲——习题课三(第7-8章典型题分析讲解)

单击此处编辑母版标题样式,*,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,计算机组成原理,第,25,讲,习题课三（第,7-8,章典型题分析讲解）,主讲人：李淑芝,通过第,7-8,章典型题分析讲解，让学生巩固所学知识，并能梳理知识点，达到举一反三的学习目的,教学目的,7.6,某指令系统字长为,16,位，地址码取,4,位，试提出一种方案，使该指令系统有,8,条三地址指令、,16,条二地址指令、,100,条一地址指令。,答：,16-4-4-4=4,，三地址指令最多可有,2,4,=16,种，现在只需,8,种，,16-8=8,，剩余,8,种三地址指令，这,8,条三地址指令可变为,8*2,4,=128,二地址指令，,128-16=112,，完全可以保证有,100,条一地址指令。,7.8,某机指令字长,16,位，每个操作数的地址码,6,位，设操作码长度固定，指令分为零地址、一地址和二地址三种格式。若零地址指令有,M,种，一地址指令有,N,种，则二地址指令最多有多少种？若操作码位数可变，则二地址指令最多允许有几种？,答：,16-6-6=4,，则二地址格式最多有,2,4,-M-N,种，若操作码位数可变则为,（,2,4,*2,6,*2,6,-M,）,/2,6,-N/2,6,种。,7.15,一相对寻址的转移指令占,3,个字节，第一字节是操作码，第二、三字节是相对位移量，而且数据在存储器中采用以高字节地址为字地址的存放方式。假设,PC,当前值是,4000H,。试问当结果为,0,，执行“,JZ * +35”,和“,JZ * -17”,指令时，该指令的第二、第三字节的机器代码各为多少？,答：因为结果为,0,，所以,JZ,跳转会实现，,PC,当前值为,4000H,。,执行,JZ * +35,时，要转移的位移量为,+35,，转换成补码为,23H,，高位补,0,，所以第二字节为,00H,，三字节为,23H,。,执行,JZ * -17,时，要转移的位移量为,-17,，转换为补码为,EFH,，高位补,1,，所以第二字节为,FFH,，第三字节为,EFH,。,8.12,在,5,个功能段的指令流水线中，假设每段执行时间分别是,10ns,、,8ns,、,10ns,、,10ns,和,7ns,。对于完成,12,条指令的流水线而言，其加速比为多少？该流水线的实际吞吐率为多少？,解：流水线的时钟周期应按各步操作的最大时间来考虑，即应取,10ns,。根据流水线时空图，第一条指令出结果需要,5,个时钟周期，当流水线满载时，每个时钟周期可以出一个结果，即执行完一条指令。,完成,12,条指令需要,16,个时钟周期，故实际吞吐率为：,12/(10ns*16)=0.75*10,8,条指令,/,秒,对于本题五级流水线而言，处理,12,条指令所需的时钟周期数为,T=5+,（,12-1,）,=16,个，而非流水线处理,12,条指令需要,5*12=60,个，故该流水处理器的加速比为,60/16=3.75,。,8.25,某机有五个中断源,L0,、,L1,、,L2,、,L3,、,L4,，按中断响应的优先次序由高向低排序为,L0,、,L1,、,L2,、,L3,、,L4,，现要求中断处理程序改为,L1,、,L4,、,L2,、,L0,、,L3,，据下面的格式，写出各中断源的屏蔽字。,解：各中断源屏蔽状态见下表：设屏蔽位,=1,，表示屏蔽；屏蔽位,=0,，表示中断开放。,4.16,设,CPU,共有,16,根地址线，,8,根数据线，并用,#MREQ,作访存控制信号，,R/#W,作读写命令信号。现有,8,片,8K8,位的,RAM,芯片与,CPU,相连，试回答：（,4,）根据（,1,）的连接图，若出现地址线,A13,与,CPU,断线，并搭接到高电平上，将出现什么后果？,解：（,4,）如果地址线,A13,与,CPU,断线，并搭接到高电平上，将会出现,A13,恒为“,1”,的情况。此时存储器只能寻址,A13=1,的地址空间,(,奇数片,),，,A13=0,的另一半地址空间（偶数片）将永远访问不到。若对,A13=0,的地址空间（偶数片）进行访问，只能错误地访问到,A13=1,的对应空间（奇数片）中去。,4.28,主存容量为,256K,字，,Cache,容量为,2K,字，块长为,4,。（,1,）设计,Cache,地址格式，其中可装入多少块数据？（,2,）在直接映射方式下，设计主存地址格式。（,3,）在四路组相联映射方式下，设计主存地址格式。（,4,）在全相联映射方式下，设计主存地址格式。（,5,）若存储字长为,32,位，存储器按字节寻址，写出上述三种映射方式下主存的地址格式。,解：根据,Cache,容量为,2K=2,11,字，得,Cache,字地址,11,位。根据块长为,4,，且访存地址为字地址，得字块内地址为,2,位，即,b=2,，且,Cache,共有,2,11,/4=2,9,块，即,c=9,。根据,256K=2,18,字，得主存字地址为,18,位。,（,1,）,Cache,中可装入,512,块数据。,（,2,）在直接映射方式下主存字块标记为,18-11=7,。主存地址格式如下：,主存字块标记,（,7,位）,Cache,字块地址,（,9,位）,字块内地址,（,2,位）,4.28,主存容量为,256K,字，,Cache,容量为,2K,字，块长为,4,。（,3,）在四路组相联映射方式下，设计主存地址格式。（,4,）在全相联映射方式下，设计主存地址格式。（,5,）若存储字长为,32,位，存储器按字节寻址，写出上述三种映射方式下主存的地址格式。,（,3,）在四路组相联映射方式下，根据四路组相联的条件，一组内有,4,块，得,Cache,共分,512/4=128=2,7,组，即,q=7,。主存字块标记为,18-q-b=18-7-2=9,位，主存地址格式如下：,主存字块标记,（,9,位）,组地址,（,7,位）,字块内地址,（,2,位）,（,4,）在全相联映射方式下，主存字块标记为：,18-b=18-2=16,位，主存地址格式如下：,主存字块标记（,16,位）字块内地址（,2,位）,解：,（,5,）略,4.29,假设,CPU,执行某段程序时共访问,Cache,命中,4800,次，访问主存,200,次，已知,Cache,的存取周期是,30ns,，主存的存取周期是,150ns,，求,Cache,的命中率以及,Cache-,主存系统的平均访问时间和效率，试问该系统的性能提高了多少？,解：（,1,）,Cache,的命中率为,4800/,（,4800+200,）,=0.96,（,2,）平均访问时间为,30ns0.96+150ns,（,1-0.96,）,=34.8ns,（,3,）由题意可知，访问主存的时间是访问,Cache,时间的,5,倍（,150ns/30ns=5,），设访问,Cache,的时间为,t,，访问主存的时间为,5t,，,Cache-,主存系统的访问效率为,e,，则,e=t/0.96t+(1-0.96)5t=86.2%,（,4,）设无,Cache,时访主存需时,5000*5t,，加入,Cache,后需时：,4800t +200*5t =5800t,，则：,5000*5t /5800t,4.31,倍,有,Cache,和无,Cache,相比，速度提高了,3.31,倍左右。,