MAX系列可编程器件

MAX系列可编程器件,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,*,MAX系列可编程器件,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,*,MAX系列可编程器件,CPLD,与,FPGA,的区别,在构造工艺方面：FPGA多为查找表+存放器构造，实现工艺多为SRAM型；CPLD基于乘积项构造方式构成逻辑行为，实现工艺多为EEPROM和FLASH编程。,适用场合：CPLD逻辑能力强而存放器少，适用于控制密集型系统，有利于组合逻辑电路的实现；FPGA逻辑能力弱但存放器多，适用于数据密集型系统，有利于时序逻辑电路的实现。,规模和逻辑复杂程度：FPGA集成度比CPLD高，布线构造和逻辑实现也比CPLD复杂。,编程和配置：均可屡次编程，在不改变外围电路的情况下实现对芯片内部电路功能的重构。但CPLD掉电后信息不丧失；FPGA由于基于SRAM编程，编程数据会在掉电时丧失，上电时从器件外部存储器加载编程数据，因此需配置外部EEPROM或其它非易失性存储元件。,CPLD,与,FPGA,的区别,速度和延时：CPLD优于FPGA。FPGA为门级编程，可编程逻辑块之间采用分布式互连，布线灵活；而CPLD是逻辑块级编程，且采用集总式互连，布线池构造固定。因此CPLD总线上任意一对输入/输出之间的延时是固定的，产品可以标明引脚到引脚之间的最大延时时间；而FPGA的输入/输出之间的延时时间是不确定的，实现同一功能的方案不同，延时时间也不同，一般比CPLD的延时时间长。,功耗：一般情况下,CPLD,功耗比,FPGA,大，且集成度越高越明显。,使用和保密性：,CPLD,的编程工艺采用,EEPROM,或,FLASH,技术，无需外部存储器，使用简单，保密性好；而基于,SRAM,编程的,FPGA,，其编程信息需存放在外部存储器上，需外部存储器芯片，使用方法相对较复杂，保密性差。,CPLD/FPGA,相对于,MCU,的优势,高速性：,CPLD/FPGA,的时钟延时仅在纳秒级，结合其并行工作方式，在实时高速数据采集和测控领域应用前景广阔。,高可靠性：,MCU,在强干扰或某种偶然因素下，有时可能会进入死机或程序跑飞的状态，复位也不能可靠地解决；,CPLD/FPGA,几乎可将整个系统下载于一个芯片中，大大减小系统的体积和功耗，易于管理和屏蔽，因此可靠性高。,编程方便：CPLD/FPGA采用JTAG在系统配置编程，可对正在工作的系统进展在系统编程升级，在工控、智能仪器仪表和通讯方面有特殊用途，也为系统调试带来极大的方便。,设计的逻辑功能块具有很好的兼容性和可移植性：CPLD/FPGA的设计开发工具可采用符合国际标准的硬件描述语言进展电子系统的设计，设计过程与所用硬件构造无关，因此设计成功的逻辑功能块兼容性和可移植性好。,实际应用时，应利用,MCU,和,CPLD/FPGA,的性能互补性，合理选用。,5.2 CPLD根本构造及原理,以,Altera,公司的,MAX,系列为例，,MAX,系列基于乘积项技术。,MAX,系列,MAXMultiple Array Matrix,，多重阵列矩阵。,MAX5000,系列,MAX7000,系列,MAX9000,系列,Altera的第一代MAX系列器件，集成度6003750门，28100引脚，本钱低，价格廉价。,集成度,6005000,门，,32256,个宏单元，,36164,个用户引脚，速度快，引脚之间的逻辑传输延时只有,520ns,，计数器工作频率达。,集成度,600012000,门，,320560,个宏单元，最多可达,216,个用户引脚。结合了,FLEX,系列器件的可预测快速通道连接技术。,MAX7000,系列器件的特点：,在速度、密度和,I/O,资源方面可与通用掩膜式门阵列相媲美；,采用,E,2,PROM,编程元件实现逻辑功能，可快速反复编程；,可编程宏单元触发器具有专用去除、置位、时钟和时钟使能控制；可配置扩展乘积项的分配，允许向每个宏单元提供多达32个乘积项；,提供可编程功率/速度优化控制。设计时，可使影响速度的关键局部工作在高速、全功率状态，而其余局部工作在低速、小功耗状态。一个或多个宏单元可配置在50%的功耗下，只增加一个微小的延时；,工作电源或,5V,，具有可编程加密位。,具有附加全局时钟、输出使能控制、快速输入存放器和可编程输出电压摆率控制特性；,MAX7000S,系列还具有边界扫描测试、在系统编程和漏极开路输出控制特性。,宏单元,116,宏单元,1732,宏单元,3348,宏单元,4964,可编程连线阵列,I/O,控制块,I/O,控制块,I/O,控制块,I/O,控制块,616,个,I/O,引脚,616,个,I/O,引脚,616,个,I/O,引脚,616,个,I/O,引脚,INPUT/GCLK1,INPUT/OE2/GCLK2,INPUT/OE1,INPUT/GCLRn,6,个输出使能,6,个输出使能,616,616,616,616,616,616,616,616,36,36,36,36,16,16,16,16,616,616,616,616,6,6,6,6,LAB A,LAB C,LAB B,LAB D,可编程,连线阵列,I/O,控制模块,宏单元,扩展乘积项,逻辑阵列块,MAX7000S系列器件构造图,全局控制信号,5.2.1,逻辑阵列块,LABLogic Array Block,每个逻辑阵列块都是由16个宏单元组成的阵列，多个LAB通过可编程连线阵列(PIA)即全局总线连接在一起。,全局总线从所有的专用输入、I/O引脚和宏单元馈入信号。每个LAB都有以下输入信号：,来自作为通用逻辑输入的PIA的36个信号,用于存放器辅助功能的全局控制信号,从I/O引脚到存放器的直接输入信号,1宏单元(Macrocell),MAX7000S的宏单元可以单独配置为组合逻辑和时序逻辑工作方式。主要由逻辑阵列、乘积项选择矩阵和可编程触发器三个功能块组成，如以下图所示。,并联,扩展项,来自,PIA,的,36,个信号,共享,扩展项,乘积项,选择矩阵,全局,清零,全局,时钟,清零选择,时钟,/,使能选择,到,PIA,到,I/O,控制块,来自,I/O,引脚,快速输入选择,寄存器旁路选择,可编程,寄存器,逻辑阵列,逻辑阵列用来实现组合逻辑，可以为每个宏单元提供,5,个乘积项。,作为存放器功能，每个宏单元中的触发器可以单独地编程为具有可编程时钟控制的D、T、JK或RS触发器工作方式。触发器的时钟、清零输入可以通过编程选择使用专用的全局清零和全局时钟，或用乘积项逻辑阵列来产生时钟和清零信号。触发器也支持异步清零和异步置位功能，由乘积项选择矩阵分配乘积项来控制这些操作。,如果不需要触发器，也可以将触发器旁路，信号直接送给,PIA,或输出到,I/O,引脚，以实现组合逻辑工作方式。,乘积项选择矩阵分配5个乘积项作为到“或门和“异或门的主要逻辑输入，以实现组合逻辑函数，或者把这些乘积项作为宏单元中存放器的辅助输入：如清零、置位、时钟和时钟使能控制。,可编程存放器采用全局时钟信号时可实现最快的时钟到输出性能，用乘积项实现时钟控制，速度稍慢。,并联,扩展项,来自,PIA,的,36,个信号,共享,扩展项,乘积项,选择矩阵,全局,清零,全局,时钟,清零选择,时钟,/,使能选择,到,PIA,到,I/O,控制块,来自,I/O,引脚,快速输入选择,寄存器旁路选择,可编程,寄存器,逻辑阵列,2扩展乘积项(共享、并联),尽管大多数逻辑函数能够用每个宏单元中的5个乘积项来实现，但在某些复杂的逻辑函数中需要附加乘积项。为提供所需的逻辑资源，MAX70000构造设计中不是利用另一个宏单元，而是利用共享和并联扩展乘积项，这两种扩展项可作为附加的乘积项直接送到本LAB的任意宏单元中。利用扩展项可保证在实现逻辑综合时，用尽可能少的逻辑资源实现尽可能快的工作速度。,并联,扩展项,来自,PIA,的,36,个信号,共享,扩展项,乘积项,选择矩阵,全局,清零,全局,时钟,清零选择,时钟,/,使能选择,到,PIA,到,I/O,控制块,来自,I/O,引脚,快速输入选择,寄存器旁路选择,可编程,寄存器,逻辑阵列,共享扩展项,就是由每个宏单元提供一个未投入使用的乘积项，并将它们反相回送到逻辑阵列。便于集中使用。每个共享的乘积项能够被同一个,LAB,中的任何宏单元使用和共享，以实现复杂的逻辑函数。每个,LAB,可有多达,16,个共享扩展项。使用共享扩展项后会产生一个较短的延时。,共享扩展乘积项构造,并联扩展项,并联扩展项馈送方式,当需要并联扩展时，“或逻辑的输出通过一个选择分配器，送往下一个宏单元的或门输入端。,并联扩展项就是一些宏单元中没有使用的乘积项，并且这些乘积项可分配到邻近的宏单元去实现快速复杂的逻辑函数。,并联扩展项馈送方式如右图。,并联扩展项允许多达20个乘积项直接馈送到宏单元的“或逻辑，其中5个乘积项是由宏单元本身提供的，15个并联扩展项是由LAB中邻近的宏单元提供的。,并联扩展项,每个LAB有两组宏单元，每组含有8个宏单元例如，一组为18，另一组为916。在LAB中形成2个出借或借用并联扩展项的链。,一个宏单元可以从较小编号的宏单元中借用并联扩展项。例如，宏单元,8,能够从宏单元,7,，或从宏单元,7,和,6,，或从宏单元,7,、,6,和,5,中借用并联扩展项。,在有,8,个宏单元的每个组中，最小编号的宏单元仅能出借并联扩展项；而最大编号的宏单元仅能借用并联扩展项。宏单元中不用的乘积项可分配给邻近的宏单元。,MAX+PLUS II,编译器能自动为并联扩展项布线，可最多把,3,组、每组最多,5,个并联扩展项连到所需的宏单元上。每组扩展项将增加一个短的延时。,5.2.2,可编程连线阵列,PIA,对于所有,MAX7000,系列器件来说，其专用输入、,I/O,引脚和宏单元输出均馈送到可编程连线阵列,PIA,，通过在可编程连线阵列上布线，就可以把各,LAB,相互连接构成所需的逻辑。,PIA,是器件的全局总线，它能把器件中任何信号源连接到其目的地。但只有每个,LAB,所需的信号才会真正给它布置从,PIA,到该,LAB,的连线。,PIAProgrammable Interconnect Array,PIA,信号布线到,LAB,的方式,PIA,具有固定的时延，因此消除了信号之间的延迟偏移，使得时间性能更容易预测。,I/O控制块允许每个I/O引脚单独地配置成输入、输出和双向工作方式。所有I/O引脚都有一个三态缓冲器，它能由全局输出使能信号中的一个控制，或者把使能端直接连接到地GND或电源VCC上。,5.2.3 I/O,控制块,MAX7000S器件有6个全局输出使能信号，它们可以由以下信号驱动：两个输出使能信号、一个I/O引脚的集合、一个I/O宏单元的集合，或者是它“反相后的信号。,当三态缓冲器的控制端接地GND时，其输出为高阻态，I/O引脚只能作为专用输入引脚。当三态缓冲器的控制端接电源VCC时，输出使能有效，I/O引脚只能作输出引脚。,MAX7000构造提供了双I/O反响，且宏单元和引脚的反响是相互独立的。当I/O引脚配置成输入时，有关的宏单元可以用于隐含逻辑。,EPM7：产品系列为EPM7000系列,128：有128个逻辑宏单元,S：电压为5V，AE为，B为,L：封装为PLCC，Q代表PQFP等,C：商业级Commercial070度，,I：工业级Industry，4085度,M：军品级Military，55125度,84：管脚数目,15：速度级别,EPM7,128,S,L,C,84,15,逻辑阵列块,LAB,逻辑阵列块,LAB,逻辑阵列块,LAB,逻辑阵列块,LAB,逻辑阵列块,LAB,逻辑阵列块,LAB,逻辑阵列块,LAB,逻辑阵列块,LAB,EPM7,128,S,L,C,84,15,电路设计举例,例1 用3-8译码器实现以下逻辑函数,例,2,设计竞赛抢答器电路，要求如下,例,3,设计汽车尾灯控制器电路，要求如下,1有7个队参赛，每队有一个抢答按钮，另有一个按钮由主持人用来清零；,2抢答器应具有数据所存功能，用LED显示最先抢答的参赛队的号数，并有发声功能，直到主持人按下去除按钮。,1车尾部左右各有3个指示灯，正常运行时全灭，刹车时全亮；,2右转弯时，右侧三个灯按000-100-010-001-000顺序循环点亮，左侧全灭；左转弯时，左侧三个灯按同样顺序循环点亮，右侧三个灯全灭；,3左转弯刹车时，左侧三个灯按同样顺序循环点亮，右侧全亮；右转弯刹车时，右侧三个灯按同样顺序循环点亮，左侧全亮。,一、74195四位右移移位存放器,0,1,0,存放器在CP执行并入功能，将输入数据同时送入存放器。,Q,0,在,CP,接收,J,、,/K,串入信号，其余位右移一位。,J,/K,Q,0,n+1,0,1,Q,0,0,0,0,1,0,/Q,0,1,1,1,D,3,D,0,:,并行数据输入端,Q,3,Q,0,:,并行数据输出端,1,0,1,D,R,D,D,D,R,R,R,&,&,&,1,1,1,1,1,D,0,D,1,D,2,D,3,CP,1,、,74195,逻辑符号,2,、,74195,功能表,J,/K,Q,0,n+1,0,1,Q,0,0,0,0,1,0,/Q,0,1,1,1,D,0,D,1,D,2,D,3,Q,0,Q,1,Q,2,Q,3,74195,D,3,D,0,：并行数据输入端,Q,3,Q,0,：并行数据输出端,数据预置,移位,谢谢！,