微机原理与接口技术第二章 8086系统结构

,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,国脉信息学院,微机原理及接口技术,第二章,8086,系统结构,第二章,8086,系统结构,工艺,集成度,数据处理位,数据线,地址线,寻址,空间,Intel,8086,HMOS,片内含,29000,晶体管,16,内16,20,1MB,外16,Intel,8088,HMOS,16,内16,20,1MB,外8,Intel8088,：准,16,位微处理器。,IBM PC/XT,的,CPU,。,第二章,8086,系统结构,2.1 8086CPU,结构,2.2 8088/8086,的引脚及功能,2.3 8086,存储器的组织,2.4 8086,的系统配置,2.5 8086CPU,时序,2.1 8086CPU,结构,一、,8086CPU,的内部结构,二、,8088/8086,的寄存器结构,一、,8086CPU,的内部结构,属第三代微处理器,运算能力： 数据总线：,DB,16bit,（,8086,）,/ 8bit,（,8088,）,地址总线：,AB,20bit,内存,寻址能力,2,20,1MB,组成：,16,位段寄存器，指令指针，,20,位地址加法器，总线控制逻辑，,6,字节指令队列。,*当指令队列有,2,个或,2,个以上的字节空余时，,BIU,自动将指令取到指令队列中。若遇到转移指令等，则将指令队列清空，,BIU,重新取新地址中的指令代码，送入指令队列。,*指令指针,IP,由,BIU,自动修改，,IP,总是指向下一条将要执行指令的地址。,一、,8086CPU,的内部结构,(,续,),1.,总线接口部件,BIU,工作过程：,CS16+IP 20,位物理地址送往地址总线,控制逻辑发送读有效信号 取指令送指令队列,2.,指令执行部件,EU,（,Exection,Unit),组成：,通用寄存器，标志寄存器，,ALU,，,EU,控制系统等。,作用：,负责指令的执行，完成指令的操作。,工作过程：从队列中取得指令，进行译码，根据指令要求向,EU,内部各部件发出控制命令，完成执行指令的功能。若执行指令需要访问存储器或,I/O,端口，则,EU,将操作数的偏移地址送给,BIU,，由,BIU,取得操作数送给,EU,。,一、,8086CPU,的内部结构,(,续,),3. 8086CPU,结构的特点：,减少了,CPU,为取指令而等待的时间，提高了,CPU,的运行速度。,一、,8086CPU,的内部结构,(,续,),二、,8088/8086,的寄存器结构,1.,通用寄存器组,3. 2,个控制寄存器,4. 4,个段寄存器,8088/8086,有,14,个,16,位寄存器,2.,指针,/,变址寄存器,AH,DH,CL,CH,BL,BH,AL,DL,AX,BX,CX,DX,*,4,个,16,位的 数据寄存器,（,AX,，,BX,，,CX,，,DX,）,寄存器既可存放数据，也可存放地址。,1.,通用寄存器组,* 既可作为,16,位寄存器也可作为,8,位寄存器。（例：,AH,，,AL,）,8bit,寄存器只能存放数据。,*,各寄存器隐含用法,*,通用性强，对任何指令都具有相同的功能,二、,8088/8086,的寄存器结构,(,续,),2.,指针及变址寄存器（,SP,，,BP,，,SI,，,DI,）,*,BP,，,SP,寄存器称为,指针寄存器,，与,SS,联用。,*,DI,，,SI,寄存器称为,变址寄存器,，与,DS,联用，在串指令中，,SI,，,DI,均为隐含寻址，此时，,SI,与,DS,联用，,DI,与,ES,联用。,二、,8088/8086,的寄存器结构,(,续,),3.,指令指针和状态寄存器,（,1,）,指令指针,I P,是一个,16,位的专用寄存器。当,BIU,从内存中取出一条指令，自动修改,IP,，,始终指向下一条将要执行的指令在现行代码段中的偏移量。,8086/8088,中的某些指令执行后会改变,IP,的内容，但用户不能编写指令直接改变,IP,的内容。,*,I P,是指令地址在代码段内的偏移量（又称偏移地址），,IP,要与,CS,配合构成共同物理地址。,（,2,）,状态（标志）寄存器,PSW,PSW,是一个,16,位的专用寄存器（,6,位状态位，,3,位控制位）存放运算结果的特征。,二、,8088/8086,的寄存器结构,(,续,),CF,（,进位标志）： 当运算结果的最高位（,D7/D15,）,出现进位（借位）时，,CF=1,；,PF,（,奇偶校验标志）：当运算结果中“,1”,的个数为偶数时，,PF=1,；,AF,（,辅助进位标志）：当结果的,D3,向,D4,（,低位字节）出现进位（借位）时，,AF=1,；,ZF,（,零标志）： 当运算结果为零时，,ZF=1,；,SF,（,符号标志）： 当运算结果的最高位,D7/D15,为,1,时，,SF=1,；,OF,（,溢出标志）：当运算结果超过机器所能表示的范围时，,OF=1,；,D0,D2,D4,D6,D15,D11,D8,（,2,）,状态（标志）寄存器,PSW,二、,8088/8086,的寄存器结构,(,续,),DF,（,方向标志）：在字符串操作时，决定操作数地址调整的方向，,DF=1,，,为递减；,IF,（,中断允许标志）：,IF=1,，,允许,CPU,响应外部的可屏蔽中断；,TF,（,陷阱标志）：当,TF=1,，,CPU,每执行一条指令便自动产生一个内部中断，,在中断服务程序中可检查指令执行情况。,D0,D2,D4,D6,D15,D11,D8,（,2,）,状态（标志）寄存器,PSW (,续,),二、,8088/8086,的寄存器结构,(,续,),4.,段寄存器,*,CS,（,代码段寄存器）指向当前的代码段，指令由此段,取出；,*,SS,（,堆栈段寄存器）指向当前的堆栈段，栈操作的对象,是该段存储单元的内容；,8086/8088,按信息存储的不同性质分为四类，分别由四个段寄存器存放该段的首地址，或称为段地址。,二、,8088/8086,的寄存器结构,(,续,),*,DS,（,数据段寄存器）指向当前的数据段，该段中存放程,序的操作数；,*,ES,（,附加段寄存器）指向当前的附加段，,主要用于字符,串数据的存放，也可以用于一般数据,的存放。,4.,段寄存器,二、,8088/8086,的寄存器结构,(,续,),第二章,8086,系统结构,2.1 8086CPU,结构,2.2 8088/8086,的引脚及功能,2.3 8086,存储器的组织,2.4 8086,的系统配置,2.5 8086CPU,时序,2.2 8088/8086,的引脚及功能,8086,最小模式下的引脚定义,8086,最大模式下的引脚定义,一、,8086,最小模式下的引脚定义,8086/8088,微处理器,:,40,条,引线双列直插,(DIP),封装。,8086/8088,微处理器引线是对外,前端总线,及专用信号引线。,8086/8088,微处理器引线，在逻辑上可,分为,3,类,：地址总线信号、数据总线信号、控制总线信号。还有一些专用信号：电源、地、时钟。,8086/8088,采用引线,分时复用,技术，一条引线不同时间代表不同信号,解决引线不够问题。,一、,8086,最小模式下的引脚定义 （续）,1.,基本（共用）引脚信号,AD7,AD0,（,I/O,三态）：地址,/,数据分时复用引脚。,A8,A15,（,O,三态）：地址引脚。,A19/S6,A16/S3,（,O,三态）：地址,/,状态,分时,复用引脚。,BHE# /S,7,（,O,三态）,:,高字节允许,/,状态复用引脚,NMI,（,In,）：,非屏蔽中断请求线，上升边触发。,INTR (In),：可屏蔽中断请求线，高电平有效,RD# (O,三态,),：读选通信号，低电平有效,CLK (In) :,时钟信号，处理器基本定时脉冲,.,RESET (In) :,复位信号，高电平有效。,READY (In),：准备好信号，高电平有效。处理器,与存储器及,I/O,接口速度同步的控制信号,WR# (O,三态,),：写选通信号，低电平有效,一、,8086,最小模式下的引脚定义 （续）,TEST# (In):,测试信号，低电平有效。处理器执行,WAIT,指令的控制信号。,MN/MX# (In):,最大,/,最小工作模式选择信号。硬件设,计者用来决定,8086,工作模式，,MN/MX# =1 8086,为最小模式，,MN/MX# =0 8086,为最大模式。,Vcc,GND(In,):,处理器的电源引脚,一、,8086,最小模式下的引脚定义 （续）,2,最小模式下的有关控制信号,INTA# (O) :,最小模式下的中断响应信号。,ALE (O) :,地址锁存允许信号,DEN# (O,三态,),：数据总线缓冲器允许信号,DT/R# (O,三态,),：数据总线缓冲器方向控制信号。,M/IO# (O,三态,),：存储器,或,I/O,接口选择信号,WR# (O,三态,),：写命令信号,HOLD (In) :,总线请求信号,HLDA (O) :,总线请求响应信号,SS0#:,状态输出线,总线状态,一、,8086,最小模式下的引脚定义 （续）,最大模式下的有关控制信号,QS,1,、,QS,0,(O) :,指令队列状态信号。表明,8086,当前指令队列的状态。,S,2,# ,S,1,# ,S,0,# (O,三态,) :,最大模式总线周期状态信号。作为总线控制器,8288,的输入信号，,8288,输出各种控制信号。,LOCK# (O,三态,) :,总线封锁信号。信号有效时不允许其他主控部件占用总线,RQ#/GT#,0, RQ#/GT#,1,(I/O) :,最大模式总线请求,/,总线响应信号，每条引线作为输入时是总线请求,RQ,信号，每条引线作为输出时是总线请求响应,GT,信号。,二、,8086,最大模式下的引脚定义,二、,8086,最大模式下的引脚定义（续）,最大,/,最小工作模式区别,最小,NM/MX#=1,单处理器,直接形成,CB,最大,NM/MX#=0,多处理器,由,8288,形成,CB,三、,8088/8086,的区别,8088,为准,16,位机,S,4,、,S,3,的组合所代表的正在使用的寄存器,S,4,S,3,当前正在使用的寄存器,0,0,ES,0,1,SS,1,0,CS,或未使用任何段寄存器,1,1,DS,S,5,：,=1,，,CPU,可,响应可屏蔽中断请求；,=0,，,CPU,禁止一切可屏蔽中断请求。,S,6,：恒,等于零。,S3-S4,8088,总线操作,IO/M,DT/R,SS0,操作,1,0,0,发,中断响应信号,1,0,1,读,I/O,端口,1,1,0,写,I/O,端口,1,1,1,暂停,0,0,0,取,指令,0,0,1,读,内存,0,1,0,写,内存,0,1,1,无,操作,S2# ,S1# ,S0#,QS1,QS0,性能,0,0,无操作,0,1,第一字节码,1,0,队列空,1,1,非第一字节码,QS1,、,QS0,第二章,8086,系统结构,2.1 8086CPU,结构,2.2 8088/8086,的引脚及功能,2.3 8086,存储器的组织,2.4 8086,的系统配置,2.5 8086CPU,时序,2.3 8086,存储器组织,一、存储器地址的分段,二、,8086,存储器的分体结构,一、存储器地址的分段,(,续,),矛盾：,存储器地址空间,1MB,，,20bit,地址线,；,内部各寄存器和数据总线均为,16bit,。,1.,存储器地址的分段,解决方法：,将整个存储器分为若干个逻辑段，每段内地址,16bit,，,即最多地址空间,64KB,。,允许各逻辑段在整个存储空间浮动 。,00000H,逻辑段,2=64KB,逻辑段,1,起点,逻辑段,2,起点,逻辑段,3,起点,逻辑段,4,起点,FFFFFH,逻辑段,1=64KB,逻辑段,4=64KB,逻辑段,3=64KB,每个段的首地址称为“段基值”， “段基值”必须能被,16,整除（,XXXX0H,）。,程序执行前，分别对相应的段寄存器,CS,，,DS,，,SS,，,ES,置“段基值”，若程序长度大于,64KB,，,则可通过对,CS,送新的“段基值”将程序转移到新段中。,1.,存储器地址的分段,一、存储器地址的分段,(,续,),逻辑地址：允许在程序中编排的地址；,2. 20,位物理地址的形成,物理地址：信息在存储器中实际存放的地址；,对给定的任一存储单元，有两部分逻辑地址：,段基址（,段地址）,由,CS,，,DS,，,SS,，,ES,决定,段内偏移量（,段内有效地址）,（该单元相对于段基址的距离）,段地址,0000,段内有效地址,+,0000,物理地址,(20bit),16bit,16bit,20bit,一、存储器地址的分段,(,续,),例如,:8086,复位后物理地址的形成：,物理地址,=,段基址*,16+,段内偏移地址,PC,启动地址,=CS*16+IP,=FFFF0H+0000H = FFFF0H,一、存储器地址的分段,(,续,),3.,逻辑地址的来源；,操作类型 隐含段地址 替换段地址 偏移地址,取指令,CS,无,IP,堆栈操作,SS,无,SP,BP,间址,SS CS,、,DS,、,ES EA,存,/,取操作数,DS CS,、,SS,、,ES EA,源字符串,DS CS,、,SS,、,ES SI,目的字符串,ES,无,DI,EA-,有效地址，,一、存储器地址的分段,(,续,),1.,问题的提出：,二、,8086,存储器的分体结构,8,位机（,MCS-51,、,8088,）,的存储器地址空间和数据存储格式,以字节,(8bit),为单位组织存储器地址空间，访问一次存储器，获得一个字节的数据。,而,8086CPU,的,数据总线为,16,位，,CPU,除了可以对一个字节寻址外，还必须能进行一个字的读写。即：,如何组织,数据存储格式使,CPU,访问一次存储器，获得一个字的数据。,硬件条件：,（,1,）将,1M,的存储空间分成两个存储体：偶地址和奇地址存储体,（,2,）将数据总线的低,8,位与偶地址存储体数据线相连，数据总线的高,8,位与奇地址存储体数据线相连。,（,3,）用地址线,A0,和,BHE,信号选择存储体,00000,00001,00002,00004,FFFFE,FFFFF,00003,00005,512K*8bit,A0 =0,512K*8bit,A0=1,D0,D7,D8,D15,二、,8086,存储器的分体结构,(,续,),BHE A0,操作 总线使用情况,0 0,从偶地址开始读,/,写一个字,AD15-AD0,0 1,从奇地址开始读,/,写一个字节,AD15-AD8,1 0,从偶地址开始读,/,写一个字节,AD7-AD0,1 1,无效,二、,8086,存储器的分体结构,(,续,),14230H,1422FH,1422EH,1422DH,字,(16bit),数据地址,1422EH,低位在低地址，高位在高地址,H(高8bit),L(低8bit),字节地址,字节地址,存储器二个连续字节组成一个字，一个字中的每一个字节都有各自的字节地址。存入时以低位字节在低地址，高位字节在高地址的次序存放，字单元的地址以低位地址表示。若要求,8086,在一个总线周期访问一个整字（,16,位）时，则该字的地址为,偶地址（“对准好”的字）,。如果则该字的地址为,奇地址（“未对准好”的字）,，则,8086,要用两个连续的总线周期访问一个整字，每个周期访问一个字节。,数据存放格式条件：,二、,8086,存储器的分体结构,(,续,),堆栈是利用,RAM,区中某一指定区域,(,由用户规定,),，用来暂存数据或地址的存储区。 堆栈段是由段定义语句在内存中定义的一个段，段基址由,SS,指定。,堆栈存取数据的原则是,“,先进后出,”,，存取数据的方法是压入,(PUSH),和弹出,(POP),。,三、堆栈的概念,堆栈区的栈底是固定的最高地址，其栈顶根据堆栈数据的压入或取出的变化不断改变。栈顶是堆栈区的最低地址，用堆栈指针,SP,指示。,每执行一条,PUSH,指令，,SP,(SP),2,，,向堆栈压入,16bit,数据,。,每执行一条,POP,指令，从堆栈弹出,16bit,数据，,SP,(SP),2,。,三、堆栈的概念,(,续,),00FAH,00FBH,00FCH,00FDH,00FEH,00FFH,0100H,36H,95H,2,、,(SP)-2SP,(AH)00FFH,(AL)00FEH,(SP)=00FEH,(AX)=9536H,(BX)=0475H,(AX)=0475H,(BX)=9536H,1,、,MOV SP,，,0100H,2,、,PUSH AX,3,、,PUSH BX,4,、,POP AX,5,、,POP BX,例：执行压栈和出栈的过程,75H,04H,3,、,(SP)-2SP,(BH)00FDH,(BL)00FCH,(SP)=00FCH,1,、设栈底,(SP)=0100H,4、(00FCH) AL,(00FDH)AH,(SP)+2SP,(SP)=00FEH,75H,04H,5、 (00FEH) BL,(00FFH) BH,(SP)+2SP,(SP)=0100H,36H,95H,三、堆栈的概念,(,续,),第二章,8086,系统结构,2.1 8086CPU,结构,2.2 8088/8086,的引脚及功能,2.3 8086,存储器的组织,2.4 8086,的系统配置,2.5 8086CPU,时序,2.4 8086,的系统配置,一、最小模式系统,二、最大模式,三、,8088,的引脚与,8086,的不同之处,特点：,系统中存储器芯片，,I/O,芯片不多；,地址总线由,AD0AD15,，,A16/ S3 A19/ S6,通过,8282,锁存器构成；,数据总线直接由,AD0AD15,构成（也可加总线驱动,8286,）；,控制总线由,CPU,的控制线提供，构成一小型、单处理机系统。,一、 最小模式系统,8086CPU,是,16,位处理器，采用,40,引脚的,DIP,封装。,40,条引脚信号按功能可分为,4,部分：地址总线，数据总线，控制总线以及其他（时钟、电源）。,一、 最小模式系统（,MN/ MX,引脚接,+5V,电源）,8284,8282,存储器,8286,I/O,接口,Vcc,Vcc,CLK,MN/MX,RD,WR,IO/M,ALE,A,16,-A,19,AD,0,-AD,15,DT/R,DEN,INTA,INTR,READY,RESET,8086,CPU,STB,T,OE,数据总线,地址总线,OE,8088,最小组态系统配置图,时钟,发生器,BHE,BHE,在最小模式系统中，还需加入：,1,片,8284A,3,片,8282/8283,2,片,8286/ 8287,一、 最小模式系统,(,续,),系统控制信号由总线控制器,8288,提供， 用于多处理机和协处理机结构中。,最大模式（组态）系统（,MN/ MX,引脚接地）,8288,为总线控制器，输入,8086,的总线状态信号，输出总线命令和控制信号。,8089,为总线裁决器，用于裁决哪个处理器拥有对总线的使用权。,二、 最大模式,8086,最大组态系统配置图,二、 最大模式,(,续,),状态线,S2,、,S1,、,S0,的编码,S2,S1,S0,性能,0,0,0,中断响应,0,0,1,读,I/O,端口,0,1,0,写,I/O,端口,0,1,1,暂停,H,alt,1,0,0,取指,1,0,1,读存储器,1,1,0,写存储器,1,1,1,无源,二、 最大模式,(,续,),共用信号线,三、,8088,的引脚与,8086,的不同,*,8088,的指令队列长度为,4,个字节，队列中出现,1,个空闲字节时，,BIU,自动访问存储器取指补充指令队列；,*,8088,的地址,/,数据复用线为,8,条，即,AD7AD0,，,访问,1,个字需两个读写周期；,*,8088,中的存储器,/IO,控制线为,IO /M,，与,8086,相反；,*,8086,的引脚,BHE/S7,在,8088,中为,SS0,，与,DT/ R,、,IO/M,一起决定最小模式中的总线周期操作。,第二章,8086,系统结构,2.1 8086CPU,结构,2.2 8088/8086,的引脚及功能,2.3 8086,存储器的组织,2.4 8086,的系统配置,2.5 8086CPU,时序,2.5 8086CPU,时序,指令周期、总线周期、时钟周期,二,.,几种基本时序,时钟周期、总线周期和指令周期,每两个时钟脉冲上升（下降）沿之间的时间间隔称为,T,状态，也称为,时钟周期（,Clock Cycle,）,T,CPU,从存储器或输入,/,输出端口，存取一个字节所要花费的时间称为一个,总线周期（,Bus Cycle,）,执行一条指令所需要的时间称为,指令周期（,Instruction Cycle,）,一,.,指令周期、总线周期、时钟周期,一个总线周期一般由四个,T,组成。,T1,：,输出地址；,T2,、,T3,：,传送数据。若存储器或外设速度慢，可插入等待周期,Tw,。,若一个总线周期后不执行下一个总线周期，即总线上无数据传输操作，系统总线处于空闲状态，此时执行空闲周期。,T1,T2,T3,Tw,Tw,T4,T1,T2,T4,总线周期,一,.,指令周期、总线周期、时钟周期,(,续,),二,.,几种基本时序,1.,读总线周期,地址,A19-A0,M / IO,：,在整个读周期有效，,1=I/O,读，,0=M,读；,ALE,：,T1,期间出现正脉冲，,下降沿锁存地址信息；,RD,：,在,T2-T3,期间有效；,DT/ R,：,在整个总线周期为低,电平，表示读周期；,DEN,：在,T2-T3,期间为低电,平，表示数据有效。,存储器读时序,2,、,T1,上升沿,ALE=0,锁存,地址信号,A19,A0,，,存储器读时序说明,3,、,T2,开始,RD,0,，,存储器开始读,DEN,0,，,DB,上允许数据有效,4,、,T4,开始,DB,上数据稳定。,RD,、,DEN,恢复为1，,CPU,获得数据,5,、,T4,结束,DT/R=1,，,存储器读周期结束,1,、,T1,开始,(T1,下降沿,),M/ IO,1,，,存储器操作,20,位地址信号输出，,BHE,信号有效,ALE,1,，,DT/R,0,允许,CPU,读入,具有等待状态的存储器读时序,8086,在,T3,状态的的前沿采样,READY,线，若发现其为低，则在,T3,周期结束后，插入一个,Tw,状态。以后在每个,Tw,周期的前沿采样,READY,线，只有在发现它为高电平时，才在这个,Tw,结束后进入,T4,周期。,具有等待状态的存储器读时序,2.,存储器写周期,存储器写时序,AD15 AD0,：在,T2T4,期间,CPU,送上欲输出的数据，而无高阻态；,存储器写时序与存储器读时序相似，其不同点在于：,WR,：在,T2T4,期间,WR,有效；,DT/R,：,在整个总线周期内为高，表示写周期，在接有数据收发器的系统中，用来控制数据传输方向。,二,.,几种基本时序,(,续,),存储器写时序说明,2,、,T1,上升沿,ALE=0,锁存,地址信号,A19,A0,3,、,T2,开始,WR,0,，,存储器开始写,DEN,0,，,DB,上允许数据有效,4,、,T4,开始,数据已写至存储器,WR,、,DEN,恢复为1,5,、,T4,结束,写周期结束,1,、,T1,开始,M/ IO,1,，,存储器操作,20,位地址信号输出，,BHE,信号有效,ALE,1,，,DT/R,1,，,CPU,输出,二,.,几种基本时序,(,续,),复位时序,3.,系统复位,当,8086,在,RESET,引线上检测到一个脉冲的正沿时，停止正在进行的所有操作，处于初始化状态，直到,RESET,信号变低。,系统复位，各寄存器的状态：,二,.,几种基本时序,(,续,),本章作业,教材,P55,习题,习题：,2-,（,1,，,3,，,5,），,2-7,，,2-9,，,2-10,下课了。,休息一会儿。,攀,返,回,分时复用在一组总线上传送两种或两种以上的信号这种总线称为复用总线。,AD0-AD7,为地址,/,数据复用总线。为了避免发生混肴，在不同时刻传送不同信息。即分时复用。,T1,T2,T3,T4,A0-A7,D0-D7,分时复用,