ProASIC3内核介绍

版板所有,广州周立功单片机发展有限公司,2007,版板所有,广州周立功单片机发展有限公司,2007,版板所有,广州周立功单片机发展有限公司,2007,版板所有,广州周立功单片机发展有限公司,2007,版板所有,广州周立功单片机发展有限公司,2007,版板所有,广州周立功单片机发展有限公司,2007,版板所有,广州周立功单片机发展有限公司,2007,版板所有,广州周立功单片机发展有限公司,2007,周立功,Actel,产品线,ProASIC3,内部架构介绍,目 录,I/O,结构,存储器资源,时钟资源,内核介绍,整体概述,加密设置,目 录,I/O,结构,存储器资源,时钟资源,内核介绍,整体概述,加密设置,ProASIC3,内核介绍,ProASIC,系列,ProASIC,PLUS,ProASIC,ProASIC3,ProASIC3E,ProASIC3,内核介绍,芯片的命名规那么,A3P250 - 1 PQ G 208 I,器件的类型,速度级别,封装类型,温度级别,无铅封装，空白表有铅,封装引脚数,速度级别,空白,=,标准速度,1 =,比标准速度快,15%,2 =,比标准速度快,25%,3 =,比标准速度快,35%,F =,比标准速度慢,20%,P =,比标准速度快,30%,温度级别,C,或空白,=,商业级,I =,工业级,A =,汽车级,M =,军工级,ProASIC,3/E,系列,A3P,015,A3P,030,A3P,060,A3P,125,A3P,250,A3P,400,A3P,600,A3P,1000,A3PE,600,A3PE,1500,A3PE,3000,M1A3,P250,M1A3,P600,M7/MA,3P1000,M1A3P,E1500,M1A3P,E3000,系统门密度,15K,30 K,60 K,125 K,250 K,400 K,600 K,1M,600K,1.5M,3 M,VersaTile,384,768,1,536,3,072,6,144,9,216,13,824,24,576,13,824,38,400,75,264,RAM,容量,（,1024bits,）,-,-,18,36,36,54,108,144,108,270,504,FlahROM,(bits),1k,1k,1k,1k,1k,1k,1k,1k,1k,1k,1k,(AES)ISP,No,No,Yes,Yes,Yes,Yes,Yes,Yes,Yes,Yes,Yes,PLL,-,-,1,1,1,1,1,1,6,6,6,全局网络数,6,6,18,18,18,18,18,18,18,18,18,I/OBanks,2,2,2,2,4,4,4,4,8,8,8,I/O,电平,标准,Std &Hot Swap,Std &Hot Swap,Std,+,Std,+,Std,+/LVDS,Std,+/LVDS,Std,+/LVDS,Std,+/LVDS,Pro,Pro,Pro,温度等级,C,I,C,I,C,I,T,C,I,T,C,I,T,C,I,C,I,C,I,T,C,I,C,I,C,I,用于重要信息的存储和设置,6,条全局网络，,12,条象限全局网络,ProASIC3,内核介绍,选型表,ProASIC3,内核介绍,Flash,开关特性,Flash,开关,SRAM,开关,一个开关只需要两个晶体管组成，而,SRAM,架构需要,4,6,个晶体管；,功耗低，与,SRAM,工艺相比具有更小阻抗和容性负载；,可重复编程且非易失。,ProASIC3,内核介绍,Flash FPGA,优势,在系统编程非易失,非常低的功耗,上电即可运行,FlashLock,、,AES,加密,固件错误免疫,低系统成本,Flash,FPGA,目 录,I/O,结构,存储器资源,时钟资源,内核介绍,整体概述,加密设置,CCC,CCC,CCC,CCC,CCC,CCC,RAM,RAM,ISP AES,解密,Flash,ROM,电荷汞,RAM,RAM,RAM,RAM,RAM,RAM,I/O Bank0,I/O Bank3,I/O Bank4,I/O Bank2,I/O Bank1,I/O Bank,A3P030A3P125,：,2,；,A3P250A3P1000: 4,支持多种电压的输入和不同,I/O,电平标准,SRAM,和,FIFO,SRAM,的最大容量达到,504Kbit;,每个,SRAM,模块都含有一个,FIFO,控制器，配置成同步,FIFO,ProASIC3,内核介绍,结构特点,FlashROM,含有,1Kbits,片内用户,可访问的非易失,FlashROM,时钟资源,CCC,南北两侧的,CCC,是不带有,PLL,的，只有东西两侧的,CCC,含有,PLL,ProASIC3,内核介绍,逻辑单元,VersaTile,FPGA,最小可操作单元,SRAM,架构的,FPGA,：一般由一个,D,触发器,和一个,查找表,组成；,查找表用于实现组合逻辑；,D,触发器实现时序逻辑；,查找表和触发器是硬线连接不能分开使用。,ProASIC3,内核介绍,逻辑单元,VersaTile,FPGA,最小可操作单元,SRAM,架构的,FPGA,：一般由一个,D,触发器,和一个,查找表,组成；,Flash,架构的,FPGA,：内部结构不固定，可根据编程开关来改变；,DFF,Y,带清零或置位,D,触发器,DFF,Y,带清零和使能,D,触发器,LUT-3,三输入查找表,Latch,Y,带清零或置位的锁存器,逻辑单元,VersaTile,当逻辑单元,VersaTile,用作带使能端的,D,触发器，置位或者清零信号只能通过,全局网络,来驱动。,Warning:,CMP503: Remapped 612 enable flip-flop(s) to a 2-tile implementation because the CLR/PRE pin on the enable flip-flop is not being driven by a global net.,普通网络,ProASIC3,内核介绍,逻辑单元,VersaTile,ProASIC3,内核介绍,四种布线资源,Actel,有七层布线结构，下面,3,层为金属走线，上面,4,层才是布线资源。,高速的超长线资源,有效长线资源,超快速的局部连线资源,高新能全局网络,四种布线资源,输入线,用于相连逻辑单元的互连，允许每个,VersaTile,的输出与,8,个相邻,VersaTile,的输入直接相连，速度非常快。,高速的超长线资源,有效长线资源,超快速的局部连线资源,高新能全局网络,四种布线资源,超快局部连线,ProASIC3,内核介绍,四种布线资源,ProASIC3,内核介绍,四种布线资源,提供较远距离和较高扇出的布线方案，这些布线资源可以跨越,1,个、,2,个或,4,个,VersaTile,，沿垂直和水平方向走线。,高速的超长线资源,有效长线资源,超快速的局部连线资源,高新能全局网络,四种布线资源,跨越,1,个,VersaTile,跨越,2,个,VersaTile,跨越,4,个,VersaTile,ProASIC3,内核介绍,以最小的延时跨越整个器件，垂直方向可以跨越正负,12,个,VersaTile,，水平方向上可以跨越正负,16,个,VersaTile,。,高速的超长线资源,有效长线资源,超快速的局部连线资源,高新能全局网络,四种布线资源,四种布线资源,ProASIC3,内核介绍,应用于需要低偏斜、低延时、低抖动、高扇出的网点。全局网络分为片上全局网络和象限全局网络。,高速的超长线资源,有效长线资源,超快速的局部连线资源,高性能全局网络,四种布线资源,6,条片上全局网络,12,条象限全局网络,四种布线资源,目 录,I/O,结构,存储器资源,时钟资源,内核介绍,整体概述,加密设置,ProASIC3,内核介绍,时钟调整电路,CCC,简单,CCC,带,PLL,的,CCC,实现简单延时、移相和连接全局网络,简单,CCC,功能,+(,分频、倍频,),时钟调整电路,用于对时钟信号的调整，可以实现对输入信号的分频、倍频、移相和延时等操作，主要应用于高速、多时钟、高性能场合。,ProASIC3,内核介绍,时钟调整电路,CCC,静态,PLL,静态,PLL,组成,PLL,模块；,3,个相位选择器；,6,个可编程延时和一个固定延时模块；,5,个可编程的分频器,PLL,的输入频率范围：,1.5MHz350MHz,输出频率范围：,0.75MHz350MHz,ProASIC3,内核介绍,时钟调整电路,CCC,CCC,输入,专用的全局,I/O,管脚作为输入,外部的任意,I/O,作为输入,内部的逻辑作为输入,每个,CCC,管辖的全局管脚有,9,个；,3,个全局,I/O,3,个全局,I/O,3,个全局,I/O,CCC,功能模块,ProASIC3,内核介绍,时钟调整电路,CCC,CCC,输入,专用的全局,I/O,管脚作为输入,外部的任意,I/O,作为输入,内部的逻辑作为输入,每个,CCC,管辖的全局管脚有,9,个；,外部的任意,I/O,通过,PLLINT,连接到,(CLKA,、,CLKB,或,CLKC),需要通过,PLLINT,宏输入到,CCC,3,个全局,I/O,3,个全局,I/O,3,个全局,I/O,CCC,功能模块,ProASIC3,内核介绍,时钟调整电路,CCC,带,PLL,的,CCC,位于,ProASIC3,的西侧有一个,PLL,，对于带有,PLL,的,CCC,是完全可配置的。一般常用的两种方法是：,静态方式配置,动态方式配置,通过软件生成配置数据，而后下载到器件对,CCC,进行配置,生成带有,PLL,的,CCC,模块时留有配置的接口,MODE,等于,1,，静态方式,MODE,等于,0,，动态配置,ProASIC3,内核介绍,全局网络管理,PDC,文件约束,把普通的网络提升到全局网络,assign_global_clock -net netname,在Designer中进行编译CLKINT会自动被参加,提升一个网络到象限全局,assign_quadrant_clock net netname quadrantUR|UL|LR|LL,如果被提升的网络为普通网络那么他会通过CLKINT桥接到象限全局上,把全局网络变为普通的网络,unassign_global_clock net netname,注意：假设我们想把某一个端口连接的网络进行约束，这个端口的名字要取综合后的它所对应的名字,目 录,I/O,结构,存储器资源,时钟资源,内核介绍,整体概述,加密设置,ProASIC3,内核介绍,SRAM,和,FIFO,SRAM,内部架构,每个,SRAM,内部都带有硬件的,FIFO,控制器,SRAM,的工作频率最大可以达到,350MHz,SRAM,的存储量最大为,504kbit,具有独立的读写引脚，读写数据的参数可以通过,SmartGen,手动配置,ProASIC3,内核介绍,SRAM,和,FIFO,使用,RAM4K9,的,RAM,块，可以配置成,5129,、,1k4,、,2k2,或,4k1,位模式,两个端口都能进行读写操作，或同为读，或同为写，或一个读一个写,双端口,RAM,SRAM,2,个端口读和两个端口写的,;,一个端口读一个端口写的,;,双端口,RAM,双端口,RAM,两端口,RAM,ProASIC3,内核介绍,SRAM,和,FIFO,SRAM,2,个端口读和两个端口写的,;,一个端口读一个端口写的,;,使用,RAM51218,的,RAM,块，可以配置成,1k4,、,2k2,、,4k1,、,5129,和,25618,位模式,独立的读和写端口,两端口,RAM,双端口,RAM,双端口,RAM,两端口,RAM,ProASIC3,内核介绍,SRAM,的读写时序图,上升沿锁定数据和地址,SRAM,写时序,ProASIC3,内核介绍,SRAM,的读写时序图,在同一周期内上升沿读进地址，下降沿延迟一段时间输 出数据,SRAM,读时序,(,非流水线,),ProASIC3,内核介绍,SRAM,的读写时序图,流水线在地址被读进以后要延长一个周期加一段延迟后输出数据,SRAM,读时序,(,流水线,),ProASIC3,内核介绍,SRAM,和,FIFO,SRAM,总结,在使用双端口RAM的时候，要防止同一时刻两个 端口同时对同一地址进行写操作,例化RAM的时，假设读/写端口的位宽设置为9位，那么写/读端口的位宽不能设置为1、2、4,在例化,RAM,的时候，复位信号不能复位,RAM,内部的数据，只能复位,RAM,的输出数据,ProASIC3,内核介绍,FIFO,是指先进先出的一种数据队列，在,ProASIC3,中主要通过,RAM,块加一个,FIFO,控制器来实现。,FIFO,FIFO,控制器,SRAM,嵌入式同步,FIFO,不占用逻辑资源和内部的,RAM,一起使用,带存储单元同步,FIFO,软控制器,FIFO,：占用逻辑资源,使用内部的,RAM,软,FIFO,控制器,不带存储单元的,FIFO,软控制器,FIFO,：占用逻辑资源,不带有存储单元,外部,SRAM,不带存储器的,FIFO,常用在要求,FIFO,的存储深度很大的情况,嵌入式同步,FIFO,常 用在,FIFO,的读写位宽,相同且深度不是太深,的情况,带存储单元同步,FIFO,常用在读写位宽不同 且深度不是很深的情况,对比,ProASIC3,内核介绍,FIFO,FIFO,写数据流程,FULL=1,，,AFULL=1,FULL=0,，,AFULL=1,FULL=0,，,AFULL=0,0x02,0x03,0x04,0x06,0x05,0x07,0x00,0x01,WCLK,DATA,Q,将满标志设定值,ProASIC3,内核介绍,FIFO,FIFO,读数据流程,DATA,Q,将空标志设定值,0x00,0x05,0x01,0x02,0x03,0x04,WCLK,ProASIC3,内核介绍,FIFO,FIFO,读数据流程,EMPTY=1,，,AEMPTY=1,EMPTY=0,，,AEMPTY=1,EMPTY=0,，,AEMPTY=0,DATA,Q,将空标志设定值,0x00,0x05,0x01,0x02,0x03,0x04,WCLK,ProASIC3,内核介绍,FlashROM,ProASIC3/E,FPGA Core,Array,FROM,FROM和内核可以进行分开独立编程；,FROM主要应用于平安密钥的存储、IP地址记录等功能；,ProASIC3,内核介绍,FlashROM,FlashROM,ProASIC3,内部有用户可用的、非易失的,FlashROM,存储器，大小为,1Kbit,。,分为,8,页，每页,16,字节；,JTAG,可以对,FROM,进行读写；,内核只能对其读操作,FlashROM,在进行重新编程时只能对一页进行重新编程,ProASIC3,内核介绍,FPGA,内核读取,FROM,内核地址：,111 0000,111,0000,输出,8,位数据到内核,页中字节地址,3,位页地址,ProASIC3,内核介绍,FROM,的读取时序,FROM,读写时序非常的简单，只需要提供时钟和地址,同步时钟的上升沿读取地址,在时钟的下降沿时输出数据,支持同步读取，最大支持频率为,15MHz,目 录,I/O,结构,存储器资源,时钟资源,内核介绍,整体概述,加密设置,ProASIC3,内核介绍,I/O,结构,I/O,模块,I/O,缓冲器 ：实现不同的电平标准、设置驱动能力、延时等,I/O,寄存器：实现可靠的输入,/,输出信号和特殊的传输模式,I/O,缓冲器,I/O,缓冲器,实现多种电平标准,单端,I/O,差分,I/O,；,、,、,；,LVDS,BLVDS,MLVDS,LVPECL,ProASIC3,内核介绍,I/O,结构,I/O,模块,I/O,缓冲器 ：实现不同的电平标准、设置驱动能力、延时等,I/O,寄存器：实现可靠的输入,/,输出信号和特殊的传输模式,例：,DDR,输入模式,单时钟周期完成,2,个数据的传输,ProASIC3,内核介绍,I/O,结构,差分,I/O,在,A3P250,及以上器件支持,LVDS,、,LVPECL,差分标准，从,LVDS,延伸出总线,LVDS(BLVDS),和多点,LVDS(MLVDS),。,LVDS是个高速差分I/O,需要2根信号线来传输数据位，通过比较这2根信 号线的电平上下来决定输出的信号为1还是0。,输入端的输入阻抗非常高，大部分电流流过电阻,当流过电阻的电流方向发生变化形成“,0,”和“,1,”状态,ProASIC3,内核介绍,I/O,结构,差分,I/O,在,A3P250,及以上器件支持,LVDS,、,LVPECL,差分标准，从,LVDS,延伸出总线,LVDS(BLVDS),和多点,LVDS(MLVDS),。,LVDS是个高速差分I/O,需要2根信号线来传输数据位，通过比较这2根信 号线的电平上下来决定输出的信号为1还是0。,LVPECL,也需要,2,根信号线来传输数据，与,LVDS,的区别是：,LVDS,的,I/O Bank,参考电压为,2.5V,而,LVPECL,为,；,终端匹配电阻不相同；,ProASIC3,内核介绍,5V,输入输出,5V,输入容限,大多数,FPGA,的,I/O,都是，无法承受,5V,的输入，,Actel,的,FPGA,也不例外。除了用电压转换芯片外，这里推荐两种解决方式。,分压电阻网络,齐纳二极管分压,一般建议用在低速的场合，速度随着电阻值的递减而递增。,一般用在中等速度的场合,ProASIC3,内核介绍,5V,输入输出,5V,输出容限,ProASIC3,必须设置成,3.3V LVTTL,或,3.3V LVCMOS,才能可靠的驱动,5V TTL,接收器。,在和,3.3V LVCMOS,模式下：,V,OL,VOH = 2.4V,在,5V TTL,接收器模式下：,V,IL,V,IH,= 2.0V,驱动5V时能够识别电平“0和“1,ProASIC3,内核介绍,I/O命名规那么,Actel,使用一个命名机制来指示,I/O,的详细信息，用于指明该,I/O,属于哪个,I/O,组、差分,I/O,的配对情况和管脚情况等信息。,I/O,名称,= G m n /IO u x w B y,G A B0 /IO 02 R S B1,全局管脚,全局引脚位置：西北角,全局引脚：与,B1,、,B2,同时只有,1,个上全局,组中,I/O,编号，从西北角开始编号,标准单端,I/O,表示单端,Bank1,目 录,I/O,结构,存储器资源,时钟资源,内核介绍,整体概述,加密设置,Level1,物理层的保护,Actel,芯片受,7,层金属的保护，使得反向工程不可能；,无需配置芯片，配置码流不会被复制；,加密的密钥分布于芯片的内核单元处，并无固定区,域可寻。,Level2,Level3,其他厂家,FPGA,Boot PROM,配置数据,复制配置数据,直接读取,PROM,数据,克隆,ProASIC3,内核介绍,加密设置,Level1,Level2,Level3,FlashLock,加密,仅有,FlashLock,加密时，可以禁止芯片非授权的操作，包括编程、擦除、校验等。,该设定保护保密设定，也就是保护,FlashLock,、,AES,的密钥不被修改,只有,FlashLock,密钥的文件,带有,FlashLock,密钥的编程文件,ProASIC3,内核介绍,加密设置,Level1,Level2,Level3,AES,加密,对编程文件进行,AES,加密，经过加密的编程文件可以通过任何途径传输。,AES,密钥总是受,FlashLock,密钥的保护，也就是,FlashLock,密钥保护,AES,的密钥不被修改,只有,AES,和,FlashLock,密钥的编程文件,即使被人盗取了,编程文件也无法知,道其真正内容,带有,AES,密钥的编程文件,ProASIC3,内核介绍,加密设置,ProASIC3,内核介绍,加密设置,应用可信任的环境,应用不可信任的环境,应用远程升级,加密或不加密的编程文件,FROM,FPGA,Core,安全设,定文件,加密的,编程文件,Actel,AES,加密的文件,因特网,AES,解密核,FPGA,Core,FROM,交给合同制造商来编程，然后编程后的器件返回厂商,Actel,第二合同,制造商,ProASIC3,内核介绍,加密设置,编程平安设置,编程设计内容,NO,加密设置的流程,谢 谢 ！,技术支持,:020-28877809,邮箱 ：,