计算机组成技术课件6存储系统

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,第六章 存储系统,1,6. 1,存储器的分类与性能评价,6. 2,局部性原理与层次结构存储系统,6. 3,半导体存储器,6. 4,主存储器,6. 5,高速缓冲存储器,Cache,2,6. 1,存储器的分类与性能评价,6. 1. 1,存储器的分类,按处理器是否直接访问，分为,主存,和,辅存,按掉电后信息是否丢失，分为,易失性存储器,和,非易失性存储器,。,按支持的访问类型来分，分为,可读,/,写存储器,和,只读存储器,ROM,。,按访问方式的不同，分为,按地址访问的存储器、按内容访问的存储器,和,指定位置访问的存储器,。,也叫相联存储器,例如堆栈,3,6. 1,存储器的分类与性能评价,6. 1. 1,存储器的分类,按实现介质来分，存储器有,半导体存储器,、,磁表面存储器、光盘存储器,和,铁电存储器,等。,按访问周期是否均等，存储器可分为,随机访问存储器,RAM,和顺序访问存储器,。,所有的半导体存储器都是随机访问存储器,所有的磁表面存储器和光盘存储器都是非易失性存储器,4,6. 1,存储器的分类与性能评价,6. 1. 1,存储器的分类,容量,速度,成本,一个存储系统通常由若干存储芯片组成。存储芯片的规格表示为：,存储单元数目,存储字长。,例如，,1K,1,表示一个具有,1024,个存储单元的存储字长为,1,的存储芯片，,2 K,4,表示一个具有,2048,个存储单元的存储字长为,4,的存储芯片。,6. 1. 2,存储器的性能评价,常用的单位有兆字节,MB,或千字节,KB,5,6. 1,存储器的分类与性能评价,容量,速度,成本,Ta,是指从读,/,写存储器开始到存储器发出完成信号的时间间隔。,Tc,是指从一个读,/,写,/,存储器操作开始到下一个存储器操作能够开始的最小时间间隔。,Tc,Ta,。,存储器带宽是每秒传送的二进制位数。例如，一个存储器芯片的,Tc=100ns,，每个访问周期可以读,/,写,16,位，则该存储器的带宽,=16b/100ns=160Mb/s,。提高存储器带宽是计算机组成设计的重点 。,6. 1. 2,存储器的性能评价,访问时间,T,a,、访问周期,T,c,和存储器带宽,6,6. 1,存储器的分类与性能评价,容量,速度,成本,6. 1. 2,存储器的性能评价,也称价格，一般有两个指标：存储系统总的拥有成本和每存储位的成本。,7,6. 2,局部性原理与层次结构存储系统,6. 2. 1,存储器访问的局部性原理,经过对处理器访问主存储器情况的统计发现，无论是取指令还是存取数据，处理器访问的存储单元趋向于聚集在一个相对较小的连续存储单元区域内。这种现象称为存储器访问的,局部性原理,。,8,6. 2,局部性原理与层次结构存储系统,6. 2. 1,存储器访问的局部性原理,表现为时间局部性和空间局部性。,时间局部性是指将要访问的信息就是现在正在访问的信息。空间局部性是指将要用到的信息就在正使用的信息旁边。,一个程序在某个时间段内访问的主存储器空间范围称为该程序的工作集。对大多数程序而言，工作集的变化十分缓慢，有时甚至是不变的。,9,局部性原理，构造一个层次结构的存储系统。即把最近频繁访问的一小部分信息存放在速度快、容量小的存储器中，而信息的全部存放在速度慢、容量大的存储器。,6. 2. 2,层次结构存储系统,低一级存储器,高一级,存储器,读,a,写,a,块,X,块,Y,块,X,处理器,a,a,10,高,低,小,大,快,慢,辅存,寄存器,缓存,主存,磁盘,光盘,磁带,光盘,磁带,速度,容量,价格 位,存储器三个主要特性的关系,CPU,CPU,主机,6. 2. 2,层次结构存储系统,11,6. 2. 2 层次结构存储系统,缓存,CPU,主存,辅存,缓存,主存,辅存,主存,虚拟存储器,10,ns,20,ns,200,ns,ms,虚地址,逻辑地址,实地址,物理地址,主存储器,（速度）,（容量）,12,6. 2. 2,层次结构存储系统,若要访问的信息在高一级存储器中找到，则称为,命中,，否则称为不命中或,失效,。,命中率,是指对层次结构存储系统中的某一级存储器来说，要访问的数据正在这一级中的比率。,13,设第,1,级和第,2,级存储器分别用,M,1,和,M,2,表示。设执行一组有代表性的程序后，测得对,M,1,和,M,2,访问的次数分别为,R,1,和,R,2,，则,M,1,的命中率,H,为,这里假设采用的存储管理策略为处理器对,M,1,和,M,2,的访问是同时启动的。若在,M,1,中取到了目标数据则访存结束；否则直接从,M,2,读取，而不是等待目标数据从,M,2,送到,M,1,后再从,M,1,中读取。,14,第6章 存储系统,整个存储层次的平均访存周期,T,c,与,M,1,和,M,2,的访存周期,T,c1,和,T,c2,的关系为,6. 2. 2,层次结构存储系统,层次结构存储系统的平均字节价格,C,为,C,= (,C,1,S,1,+,C,2,S,2,) / (,S,1,+,S,2,),式中，,C,1,和,S,1,分别为,M,1,的单位字节价格和容量，,C,2,和,S,2,分别为,M,2,的单位字节价格和容量。,15,6. 3,半导体存储器,高速缓冲存储器（,Cache）,Flash Memory,存,储,器,主存储器,辅助存储器,RAM,ROM,静态,RAM,动态,RAM,MROM,PROM,EPROM,EEPROM,16,6. 3. 1 RAM,根据存储原理的不同，,RAM,分为静态,RAM ( Statically RAM,，,SRAM ),和 动态,RAM ( Dynamical RAM,，,DRAM ),两种。,前者利用电流的开关特性来表示信息,0/1,，后者靠栅极电容上的电荷来表示信息,0/1,。,17,6. 3. 1,随机访问半导体存储器,RAM,1. SRAM,SRAM,存储芯片的引脚主要有：,地址信号引脚,A,0,，,A,1,，,A,2,，,数据信号引脚,D,0,，,D,1,，,D,2,，,芯片选择信号引脚,CS,或,CE,。,写命令信号引脚,WE,。,数据输出允许信号引脚,OE,。,电源引脚和接地引脚,V,CC,和,GND,。,（,3,）,SRAM,的外特性与读写时序,18,6. 3. 1,随机访问半导体存储器,RAM,1. SRAM,典型的,SRAM,有,2114(1K,4,位,),，,6116(2K8,位,),，,6264 (8K8,位,),，,62256(32K8,位,),等。,2114 SRAM,芯片的逻辑表示,引脚说明,19,2114 SRAM,芯片的读周期时序如下,：,为了保证数据能够可靠地按时输出，片选信号,CS,必须在数据有效前,t,CO,时间有效，即地址有效后，必须在,t,A,t,CO,时刻有效，否则数据就不能在,t,A,时刻稳定地出现在数据线上 。,20,2114 SRAM,芯片的写周期时序如下,：,写周期,t,WC,是对存储芯片进行连续两次写操作的最小时间间隔，包括滞后时间,t,AW,、写入时间,t,W,和维持时间,t,WR,。,21,2. DRAM,（,3,）,DRAM,芯片的刷新,在,DRAM,芯片工作过程中，如果某些存储单元未被选中，电容被隔离，由于漏电流的存在，电容上的电荷会缓慢丢失。为了保证存储信息的稳定性和正确性，需要每隔一段时间给电容补充电荷，这个过程称为,刷新,。,典型的刷新间隔为,2ms,。,刷新是通过读操作实现的。只不过这个“读”并不输出数据，是“假读”。,刷新是逐行进行的，刷新一行所花时间称为刷新周期。例如,2116,芯片，在,2ms,内必须完成,128,个刷新周期,。,22,“刷新”方式有：,集中式刷新,、,分散式刷新,和,异步式刷新, 集中式刷新是在一个刷新间隔内，集中一段时间对全部存储单元进行逐行刷新，在此期间正常的读,/,写操作将被停止，所以这段时间称为死时间。,例如，对读,/,写周期为,0.5,s,的,128,128,的存储矩阵进行刷新，需要,128,个读周期。由于在刷新间隔,2ms,内共有,4000,个读,/,写周期，所以规定前,3872,个周期用于读,/,写或维持，后,128,个周期（,64,s,）用于刷新。,23,分散式刷新是指对每行存储单元的刷新分散到每个读,/,写周期中进行。具体来说，就是延长原先的读,/,写周期，将新的读,/,写周期分成前,/,后两段，前半段用来读,/,写或维持，后半段用来刷新。假如存储单元的读,/,写周期为,0.5,s,，则存储器的读,/,写周期为,1.0,s,。,分散式刷新会导致整个系统的性能下降，但不存在死时间,“刷新”方式有：,集中式刷新,、,分散式刷新,和,异步式刷新,24, 异步式刷新是将前两种方法结合起来，在一个刷新间隔内，均匀地进行逐行刷新。例如在,2ms,内，均匀地把,128,行刷新一遍，即每隔,2ms/128=15.5,s,刷新一行，如下图所示。这样，原来大块的死时间被分散开，达到了缩短死时间的效果。,“刷新”方式有：,集中式刷新,、,分散式刷新,和,异步式刷新,25,6. 3. 1,随机访问半导体存储器,RAM,向,ROM,写入原始信息的过程称为“编程”。,依据“编程”方法的不同，,ROM,可以分为以下,4,类：,（,1,）掩模型,ROM,，,MROM,（,2,）可编程,ROM,，,PROM,（,3,）可擦除的可编程,ROM,，,EPROM,（,4,）可用电擦除的可编程,ROM,，,EEPROM,6. 3. 2,只读半导体存储器,ROM,26,第6章 存储系统,典型的,EPROM,有,2716(2K,8,位,),、,2732(4K,8,位,),、,2764(8K,8,位,),、,27128(16K,8,位,),等。,2716,的逻辑表示和引脚说明,27,第6章 存储系统,ROM,的外特性与读,/,写周期,EPROM,的读周期时序如下。为了保证数据能够可靠地输出，片选信号,CE,必须在数据有效前,t,CO,时间有效。,EPROM,在使用时，,OE,引脚接地。,28,6. 4 主存储器,6. 4. 1,主存储器组成,主存储器由,RAM,和,ROM,芯片组成。例如，,系统程序区,存放的是不需要改动也不允许改动的系统程序，所以这部分存储空间应用,ROM,来实现；,系统程序工作区,是系统程序在工作时写入并读出临时数据的，所以这部分存储空间应用,RAM,来实现。,用户程序区,存放的是用户的程序与数据，这些信息是可读、可改写的，所以这部分存储空间也应用,RAM,来实现,。,29,按照扩展的目的不同，存储器扩展分为位扩展、字扩展和字位同时扩展。,（,1,）位扩展：,扩大存储字长,两片,1K,4,芯片组成,1K,8,存储器,30,（,2,）字扩展：,扩大存储单元的数量,两片,1K,8,芯片组成,2K,8,存储器,31,（,3,）字位同时扩展其目的是既要扩大存储字长，又要扩大存储字的数量。例如为了构造一个,2K,8,的存储系统，可将,4,片,1K,4,的存储芯片先两两并连再依次串连。,32,2.,主存储器与处理器的连接,（,1,）数据线的连接。当处理器的数据线数大于存储芯片的数据线数时，需要进行存储器位扩展，使存储器的数据线数等于处理器的数据线数，然后一一相连。,（,2,）地址线的连接。尽可能选择与处理器的地址线数相等的存储芯片。当处理器的地址线数大于存储芯片的地址线数时，要进行字扩展。这时可选择处理器的部分地址线（如地址线的低位）直接连到存储芯片的地址线上，剩余的地址线（如地址线的高位）连接到译码器的输入端，再把译码输出信号与存储芯片的片选端相连。例如，,3-8,译码器,74LS138,根据三个输入端,A,，,B,，,C,的,8,种不同组合状态选择,8,个输出端中的一个输出有效信号。,33,2.,主存储器与处理器的连接,（,3,）控制线的连接。读,/,写控制线,WR,与存储芯片读,/,写控制端,(WE),相连。访存控制,IO/MREQ,与,3-8,译码器使能端,G,2A,和,G,2B,连接，译码器的另外一个使能端,G,1,可以直接与电源,V,cc,连接。,34,【,例,6-1】,设某处理器有,18,根地址线，,8,根数据线，并用,IO/M,作为访存控制信号，,RD/ WR,为读,/,写信号。现有如下各种芯片及各种门电路,(,自定,),。要求主存地址空间分配为,0,32767,为系统程序区，,32768,98303,为用户程序区，最大,16K,地址空间为系统程序工作区。请说明选用存储芯片的类型、数量，并写出每片存储芯片的二进制地址范围。画出处理器与存储芯片的连接图 。,35,解：（,1,）已知,0,32767,为系统程序区，这是,32K,的只读地址空间，所以选用,32K,8,的,ROM,芯片一片。,32768,98303,为用户程序区，这是,64K,的随机存取地址空间，选用,32K,8,的,RAM,芯片两片。,最大,16K,地址空间为系统程序工作区，这是,16K,的随机存取空间，选用,16K,8,的,RAM,芯片一片。,一片,32K,8 ROM,芯片的寻址范围是,:,00 0000 0000 0000 0000 B,00 0111 1111 1111 1111 B,两片,32K,8 RAM,芯片的寻址范围是,:,00 1000 0000 0000 0000 B,01 0111 1111 1111 1111 B,一片,16K,8 RAM,芯片的寻址范围是,:,11 1100 0000 0000 0000 B,11 1111 1111 1111 1111 B,36,第6章 存储系统,解：（,2,）处理器与存储芯片的连接如下：,37,引入并行处理技术来提高主存储器访问带宽。,常用的并行存储器有多端口,RAM,（如双口,RAM,）和多模块存储器,。,6. 4. 2,提高主存储器访问带宽的方法,38,1.,双口,RAM,这是具有两套独立的读,/,写控制逻辑的,RAM,。它具有两个独立的端口，左端口,(L),和右端口,。它们分别具有各自的地址总线、数据总线和控制总线，可以对存储器中任何地址单元中的数据进行独立的存取操作。,当两个端口的访存地址不同时，这两个访问可以同时进行。否则发生访问冲突。这时就由片内仲裁逻辑决定哪个端口先进行访问。,双端口,RAM,常作为流水线处理器的计算机主存储器。在多机系统中，常采用双端口,RAM,甚至多端口,RAM,，实现多处理器对主存储器的共享。,39,2.,多模块存储器,根据组成技术不同，多模块存储器又分为,单体多字存储器,和,多体并行存储器,。,由于程序访问存在着局部性，所以对相邻存储信息（如指令和数组元素）的使用往往是连续的。如果让多个存储器模块共用一套地址逻辑。这样一个访存地址就可以把存储于多个存储器模块中相同地址单元的多个字一并读出，然后依次将它们送给处理器。,通过这种方式将多个存储器模块组织在一起构成的存储器称为,单体多字存储器,。,40,存储字,存储体,存储字,存储体,存储字,存储体,存储字,存储体,MAR,M D R,M D R,M D R,M D R,寄存器,前提：指令或数据在主存中必须是,连续存放,的，一旦遇到转,移指令或者操作数不能连续存放，这种方法的效果就不明显,单体多字存储器,41,2.,多模块存储器,多体并行存储器,由,N,个容量相同、字长相同的存储器模块组成，它与单体多字存储器的不同在于，它的各个存储器模块分别拥有独立的地址逻辑。只要连续访问的存储单元不在同一个存储器模块中，这些模块就可以相互错开,1/N,周期启动、交叉（轮流）占用系统的地址总线、数据总线和控制总线，所以多体并行存储器也叫“,模,N,交叉存储器,”。,42,2.,多模块存储器,由于模,N,交叉存储器提供的存储容量为单体存储器的,N,倍，所以系统的地址总线宽度要大于单体存储器的地址总线宽度，多出的那部分地址将用于生成不同存储体的体选信号。,根据选择访存地址的高端还是低端来生成体选信号，可以将模,N,交叉存储器分为“,高位交叉编址存储器,”和“,低位交叉编址存储器,” 。,43,高位交叉编址存储器,优点是可靠性高，一个存储器模块失效只会影响存储空间的,1/,N,部分，不在这一部分的程序和数据照常工作。问题是，发生访问冲突的概率高。,44,第6章 存储系统,低位交叉编址存储器,低位交叉存储器可以将连续的指令和数据存储在不同的存储器模块中，有利于减少访问冲突。但是可靠性差，一旦一个存储体失效，整个存储空间将崩溃。,45,第6章 存储系统,6. 5,高速缓冲存储器,Cache,6. 5. 1 Cache,的工作原理,CPU,CPU,发出访问主存的地址,MM,不久目标数据将肯定从主存送往,CPU,Cache,46,Cache,的工作原理,CPU,Cache,MM,CPU,发出访问主存的地址,这个主存地址,Cache,也同时收到,若目标数据在,Cache,中,(,命中,),则,Cache,将先于主存把数据送往,CPU,若,Cache,没命中则主存迟早会把目标数据送往,CPU,47,事实上，对于,M,体交叉访问的主存储器，给出一个主存地址在一个访存周期内能够读出,M,个字。根据程序访问的局部性原理，,CPU,将会继续访问这,M,个字。,所以，通常在主存与,Cache,之间设置一条多字宽的局部数据线。,当,Cache,不命中时，,CPU,将在访问目标数据的同时，一并从主存读出来的,M,个字，并将其作为一个,块,传送给,Cache,。这样,CPU,的下一次访问基本上能够在,Cache,中命中了。,48,当,Cache,不命中，,CPU,正常访问主存时，主存一方面将,目标数据,通过,系统数据总线,送往,CPU,；另一方面，通过,CacheMM,局部多字宽数据线,将附带读出的,一个字块,送往,Cache,。,CPU,Cache,MM,49,随着,CPU,访问主存的不断进行时，越来越多的主存字块被装入,Cache,。,由于,Cache,的容量有限，迟早会出现,Cache,装满的情况。,所以当一个新字块要装入,Cache,时，它将要判断,Cache,是否已满？,未满则直接装入，,否则将启动,Cache,内部的替换控制机构，从,Cache,存储体中选择一个旧的字块，将其通过,CacheMM,局部多字宽数据线写回主存，以腾出空间接纳新送来的字块。,50,由于程序访问局部性原理的存在，,Cache,的命中率通常都在,90%,以上。,所以，增设,Cache,后，,CPU,的平均访存速度明显提高，基本上接近,Cache,的速度。,在,CPU,看来，它只付出了少许成本，就拥有了一个与主存储器容量相当，速度几乎等于,Cache,的高级“存储器”,51,