数字逻辑第十八讲同步计数器

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,同步计数器,1,二、同步计数器,1.同步二进制计数器,1）同步二进制加法计数器,设计思想：同步计数器中，所有触发器的,CP,端相连，,CP,的每一个触发沿都会使所有的触发器状态更新。因此不能使用,T,触发器。,应控制触发器的输入端，即将触发器接成,T,触发器。,只有当低位向高位进位时（即低位全1时再加1），令高位触发器的,T=1，,触发器翻转，计数加1。,2,二、同步计数器,1.同步二进制计数器,1）同步二进制加法计数器,3,位二进制同步加法计数器,选用3个,CP,下降沿触发的,JK,触发器，分别用,FF,0,、FF,1,、FF,2,表示。,状态图,输出方程：,时钟方程：,3,时序图,FF,0,每输入一个时钟脉冲翻转一次,FF,1,在,Q,0,=1,时，在下一个,CP,触发,沿到来时翻转。,FF,2,在,Q,0,=Q,1,=1,时，在下一个,CP,触发沿到来时翻转。,4,电路图,由于没有无效状态,电路能自启动。,推广到,n,位二进制同步加法计数器,驱动方程,输出方程,5,2）同步二进制减法计数器,设计思想：同步计数器中，所有触发器的,CP,端相连，,CP,的每一个触发沿都会使所有的触发器状态更新。因此不能使用,T,触发器。,应控制触发器的输入端，即将触发器接成,T,触发器。,只有当低位向高位借位时（即低位全0时再减1），令高位触发器的,T=1，,触发器翻转，计数减1。,为此，只要将二进制加法计数器的输出由,Q,端改为 端,便成为同步二进制减法计数器了。,6,3,位二进制同步减法计数器,选用3个,CP,下降沿触发的,JK,触发器，分别用,FF,0,、FF,1,、FF,2,表示。,状态图,输出方程：,时钟方程：,7,时序图,FF,0,每输入一个时钟脉冲翻转一次,FF,1,在,Q,0,=0,时，在下一个,CP,触发沿到来时翻转。,FF,2,在,Q,0,=Q,1,=0,时，在下一个,CP,触发沿到来时翻转。,8,电路图,由于没有无效状态，电路能自启动。,推广到,n,位二进制同步减法计数器,驱动方程,输出方程,9,3,位二进制同步可逆计数器,设用,U/D,表示加减控制信号，且,U/D0,时作加计数，,U/D 1,时作减计数，则把二进制同步加法计数器的驱动方程和,U/D,相与，把减法计数器的驱动方程和,U/D,相与，再把二者相加，便可得到二进制同步可逆计数器的驱动方程。,输出方程,10,电路图,11,4位集成二进制同步加法计数器74,LS161/163,CR=0,时异步清零。,CR=1、LD=0,时同步置数。,CR=LD=1,且,C,T,T,=C,T,P,=1,时，按照4位自然二进制码进行同步二进制计数。,CR=LD=1,且,C,T,T,C,T,P,=0,时，计数器状态保持不变。,74,LS163,的引脚排列和74,LS161,相同，不同之处是74,LS163,采用同步清零方式。,12,选用4个,CP,下降沿触发的,JK,触发器，用,FF,0,、FF,1,、FF,2,、FF,3,表示。,状态图,输出方程：,时钟方程：,十进制同步加法计数器,13,状态方程,00,01,11,10,00,0,0,1,01,0,0,0,11,0,1,10,0,0,n,n,Q,Q,2,3,n,n,Q,Q,0,1,(,d,),1,3,+,n,Q,的卡诺图,14,电路图,比较得驱动方程,将无效状态10101111分别代入状态方程进行计算，可以验证在,CP,脉冲作用下都能回到有效状态，电路能够自启动。,15,十进制同步减法计数器,选用4个,CP,下降沿触发的,JK,触发器，用,FF,0,、FF,1,、FF,2,、FF,3,表示。,状态图,输出方程：,时钟方程：,16,状态方程,次态卡诺图,17,比较得驱动方程,将无效状态10101111分别代入状态方程进行计算，可以验证在,CP,脉冲作用下都能回到有效状态，电路能够自启动。,电路图,18,集成十进制同步加法计数器74,LS160,主要功能与74,LS161,基本相同，只是实现十进制计数。功能表和进位信号如下。,C,O,=CT,T,Q,3,Q,0,=Q,3,Q,0,19,2）集成十进制同步加/减计数器74,LS190,74190是单时钟集成十进制同步可逆计数器，其引脚排列图和逻辑功能示意图与74191相同。,为异步置数控制端,为计数控制端,D,0,D,3,为并行数据输入端,Q,0,Q,3,为输出端,为加/减计数方式控制端,C,O,/B,O,为进位/借位输出端,为行波时钟输出端,（1）异步置数,当 =0时，与,CP,无关，立即置数。即,D,3,D,2,D,1,D,0,=d,3,d,2,d,1,d,0,（2）,计数功能： =0、 =1,当 =0时，对应,CP,脉冲上升沿，十进制加法计数。,当 =1时，对应,CP,脉冲上升沿，十进制减法计数。,（3）保持功能：当 时，计数器保持原来的状态不变。,20,十进制同步可逆计数器,集成十进制同步计数器,集成十进制同步加法计数器74160、74162的引脚排列图、逻辑功能示意图与74161、74163相同，不同的是，74160和74162是十进制同步加法计数器，而74161和74163是4位二进制（16进制）同步加法计数器。此外，74160和74162的区别是，74160采用的是异步清零方式，而74162采用的是同步清零方式。,十进制加法计数器和十进制减法计数器用与或门组合起来，并用,U/D,作为加减控制信号，即可获得十进制同步可逆计数器。,21,4）用反馈置数法获得,N,进制计数器,（1）计数器的置数功能,应先将计数器起始数据预先置入计数器。,异步置数：与时钟脉冲,CP,没有任何关系，只要异步置数控制端出现置数信号，并行数据便立刻被置入。,同步置数：输入端获得置数信号后，只是为置数创造了条件，还需要再输入一个计数脉冲,CP，,计数器才能将预置数置入。,N,进制计数器,利用集成计数器的清零端和置数端实现归零，从而构成按自然态序进行计数的,N,进制计数器的方法。,清零、置数均采用同步方式的有74,LS163；,清零采用异步方式、置数采用同步方式的有74,LS161、74LS160；,22,（2）用反馈置数法获得,N,进制计数器,用,S,0,，S,1,，S,2,，S,N,表示输入0，1，2，,N,个计数脉冲,CP,时计数器的状态。,N,进制计数器的计数工作状态为,N,个：,S,0,，S,1,，S,2,，S,N-1,对于异步置数：在输入第,N,个计数脉冲,CP,后，通过控制电路，利用状态,S,N,产生一个有效置数信号，送给异步置数控制端，使计数器返回到初始的预置数状态，即实现了,N,进制计数。,对于同步置数：在输入第,N-1,个计数脉冲,CP,时，利用状态,S,N-1,产生一个有效置数信号，送给同步置数控制端，等到输入第,N,个计数脉冲,CP,时，计数器返回到初始的预置数状态，从而实现,N,进制计数。,23,反馈置数法获得,N,进制计数器的步骤,A）,写出计数器状态的二进制代码。,利用异步置数输入端获得,N,进制计数器时，写出,S,N,对应的二进制代码。,利用同步置数输入端获得,N,进制计数器时，写出,S,N-1,对应的二进制代码。,B）,写出反馈归零函数。,根据,S,N,或,S,N-1,写出置数端的逻辑表达式。,C）,画连线图。,主要根据反馈置数函数画连线图。,24,例1 用74,LS163,来构成一个十二进制计数器。,（1）写出状态,S,N,-,1,的二进制代码。,（2）求归零逻辑。,（3）画连线图。,S,N,-,1,S,12-1,S,11,1011,D,0,D,3,可随意处理,D,0,D,3,必须都接0,25,例2 用74,LS161,来构成一个十二进制计数器。,S,N,S,12,1100,D,0,D,3,可随意处理,D,0,D,3,必须都接0,S,N-1,S,11,1011,26,提高归零可靠性的方法,27,例3 用74,LS160,实现7进制计数器,解：用同步置数控制端归零。,（思考：若用异步清零端归零如何实现？,）,（1）写出,S,N-1,的二进制代码：,S,N-1,=S,7-1,=S,6,=0110,（2）,写出反馈归零（置数）函数。,设计数器从0开始计数，为此，应取,D,3,D,2,D,1,D,0,=0000，,故,（3）画连线图。,28,同步大容量,N,进制计数器,异步计数器一般没有专门的进位信号输出端，通常可以用本级的高位输出信号驱动下一级计数器计数，即采用串行进位方式来扩展容量。,同步计数器实现的方法：,低位的进位信号高位的保持功能控制端（相当于触发器的,T,端）。,有进位时，高位计数功能；,无进位时，高位保持功能。,29,用2片74,LS160,实现100进制同步加法计数器,低位芯片（1）在计到9以前，其进位输出,C,O,=Q,3,Q,0,=0，,高位芯片（2）的,CT,T,=0，,保持原状态不变。,当低位芯片（1）计到9时，其输出,C,O,=1，,即高位片的,CT,T,=1，,这时，高位芯片（2）才能接收到,CP,端输入的计数脉冲。,所以，输入第10个计数脉冲时，低位片回到零状态，同时使高位片加1。,30,用2片74,LS161,实现50进制计数器,十进制数50对应的二进制数为0011 0010。所以，当计数器计到50时，计数器的状态为,Q,3,Q,2,Q,1,Q,0,Q,3,Q,2,Q,1,Q,0,=0011 0010。,其反馈归零函数为,这时，与非门输出低电平0，使两片74,LS161,同时被异步置0，从而实现了50进制计数。,31,同步计数器有进位或借位输出端，可以选择合适的进位或借位输出信号来驱动下一级计数器计数。同步计数器级联的方式有两种，一种级间采用串行进位方式，即异步方式，这种方式是,将低位计数器的进位输出直接作为高位计数器的时钟脉冲,，异步方式的速度较慢。另一种级间采用并行进位方式，即同步方式，这种方式,一般是把各计数器的,CP,端连在一起接统一的时钟脉冲，而低位计数器的进位输出送高位计数器的计数控制端。,12位二进制计数器（慢速计数方式）,32,12位二进制计数器（快速计数方式）,在此种接线方式中，只要片1的各位输出都为1，一旦片0的各位输出都为1，片2立即可以接收进位信号进行计数，不会像基本接法中那样，需要经历片1的传输延迟，所以工作速度较高。这种接线方式的工作速度与计数器的位数无关。,33,34,35,