资源描述
,*,3.5.4,多周期,MIPS,处理器,（数据通路）,1,指令周期,时钟周期,时钟周期,指令周期,多个机器,(,工作,),周期,1,、单周期,CPU,2,、多周期,CPU,CPU,的指令周期对比,CPI = 1,CPI 1,2,多周期处理器的特点,指令的执行需多个时钟周期,不同的指令所需的时钟周期数不同,时钟周期比单周期处理器短,复用主要部件，以简化数据通路,单个,ALU,用于所有计算,单个存储器用于指令和数据的存储,需要增加寄存器暂存数据用于跨时钟周期,是流水线等高级技术的基础，主流模式,控制器更复杂，组合逻辑,/,微程序方式,控制信号不仅与指令有关，还与当前时序状态有关,3,与单周期,CPU,相比，数据通路的结构特点：,各指令共享,ALU,增设若干暂存器,指令存储与数据存储合并,1,个存储器,(,存储指令,+,数据,),，,1,个通用运算器；,多个暂存器；,4,多周期处理器的设计思路,指令执行过程按,存储单元级的信息传送,，细分为多步，每步安排,1,个时钟周期,:,共享硬件以简化数据通路（,1+1+,多,）,取指令；,指令译码后从寄存器取数、计算转移地址；,执行：,运算、存储器地址计算，或分支判断；,存储器读,/,写；,寄存器堆写回；,1,个存储器,(,指令,+,数据,),；,1,个通用运算器；,多个暂存器；,从,R,型指令数据通路开始，逐步扩展，最后再合并。,5,PC,IR,MDR,A,B,ALU,F,1,、,数据通路设计,（,表,3-26,，,11,条指令,）,PCWrite,Addr RD,WD,MemRead,MemWrite,存储器,operation,zero,IRWrite,(1) R,型,运算,指令,add rd,rs,rt,# $rd$rs+$rt,+4,PC,RN1,RN2,WN,RD1,RD2,RegWrite,WD,寄堆,(1),IR,MemPC, PC,PC+4,(2),A,Regrs, BRegrt,(3),F,A op B,(4),Regrd,F,IR,A,B,F,rs,rt,rd,按信息传送过程划分：,6,(2),扩展,I,型,访存,指令,lw rt, offset(rs),# $rtMem$rs+E(offset),(1),IR,MemPC, PC,PC+4,(2),A,Regrs,(3),F,A+E(offset),(4),MDR,MemF,+4,PC,IR,MDR,A,B,ALU,F,PCWrite,Addr RD,WD,MemRead,MemWrite,存储器,RN1,RN2,WN,RD1,RD2,RegWrite,WD,寄堆,operation,zero,IRWrite,PC,Addr RD,WD,MemRead,MemWrite,存储器,RN1,RN2,WN,RD1,RD2,RegWrite,WD,寄堆,E,(5),Regrt,MDR,IR,MDR,A,F,rs,rt,rd,imm,已涵盖了,I,型运算指令！,比如,:,addi rt, rs, imm,7,sw rt, offset(rs),# Mem$rs+E(offset) $rt,(1),IR,MemPC, PCPC+4,(2),A,Regrs, B,Regrt,(3),F,A+E(offset),+4,PC,ALU,F,PCWrite,Addr RD,WD,MemRead,MemWrite,存储器,RN1,RN2,WN,RD1,RD2,RegWrite,WD,寄堆,operation,zero,IRWrite,PC,Addr RD,WD,MemRead,MemWrite,存储器,RN1,RN2,WN,RD1,RD2,RegWrite,WD,寄堆,E,(4),MemF,B,MDR,IR,A,B,A,B,IR,F,rs,rt,rd,imm,8,beq rs, rt, offset,#PC,(PC+4)+(E(offset)2), if $rs=$rt,+4,PC,ALU,F,PCWrite,Addr RD,WD,MemRead,MemWrite,存储器,RN1,RN2,WN,RD1,RD2,RegWrite,WD,寄堆,operation,zero,IRWrite,PC,Addr RD,WD,MemRead,MemWrite,存储器,RN1,RN2,WN,RD1,RD2,RegWrite,WD,寄堆,E,MDR,IR,A,B,(1),IR,MemPC; PCPC+4,(2),A,Regrs, B,Regrt; F,PC+E(offset)2,(3),PC,F, if zero=1; NOP(,不修改,PC,), if zero=0,A,B,F,IR,(2),扩展,I,型,分支,指令,rs,rt,rd,imm,2,9,j address,#PC,(PC+4)31:28U(address2),+4,PC,ALU,F,PCWrite,Addr RD,WD,MemRead,MemWrite,存储器,RN1,RN2,WN,RD1,RD2,RegWrite,WD,寄堆,operation,zero,IRWrite,PC,Addr RD,WD,MemRead,MemWrite,存储器,RN1,RN2,WN,RD1,RD2,RegWrite,WD,寄堆,E,MDR,IR,A,B,(1) IR,MemPC;,PCPC+4,(2),PCPC31:28U(address2),2,(3),扩展,J,型,j address,指令,2,U,rs,rt,rd,address,26,imm,11,条目标指令的数据通路设计已完成！,IR,4,10,未整合的数据通路,PC,的来源：,ALU_A,的来源：,ALU_B,的来源：,寄堆,WD,的来源：,WN,的来源：,Addr,来源：,符号扩展器：,0,扩展,(,andi,等,),符号扩展,(,addi,等,),rt,+4,PC,ALU,F,PCWrite,Addr RD,WD,MemRead,MemWrite,存储器,RN1,RN2,WN,RD1,RD2,RegWrite,WD,寄堆,operation,zero,IRWrite,Addr RD,WD,MemRead,MemWrite,存储器,RN1,RN2,WN,RD1,RD2,RegWrite,WD,寄堆,E,MDR,IR,A,B,2,2,U,rs,rd,address,imm,4,PC+4(,ALU,),分支地址,(,F,),，,转移地址,(,U,),MDR, F;,rt,rd;,PC, F,；,PC,A;,4, B, E(offset), E(offset)2,11,+4,PC,ALU,PCWrite,RN1,RN2,WN,RD1,RD2,RegWrite,WD,寄堆,operation,zero,IRWrite,Addr,RD,WD,MemRead,MemWrite,存储器,RN1,RN2,WN,RD1,RD2,RegWrite,WD,寄堆,E,MDR,A,B,2,2,U,IR,F,对数据通路进行整合：,01,00,10,0,1,00,01,10,11,0,1,1,0,1,0,PC,的输入端：,3,路；,ALU_A,的输入：,2,路；,ALU_B,的输入：,4,路；,寄堆,WD,的输入：,2,路,、,WN,的输入：,2,路；,存储器,Addr,输入：,2,路；,(,使用了,6,个多路选择器,),rd,rs,rt,addr,imm,12,
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