微机原理及应用ch22013

,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,单击此处编辑母版标题样式,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,Review,数制（,2,，,8,，,16,，,BCD,）,数制转换（,1.,某进制,-10,进制,2.10,进制到某进制,3.2-8,（,16,），,4.8,（,16,）,-2,）,运算,逻辑运算,数值运算,原码,反码,补码,溢出：,1,第二章,8086,微处理器,2.1 8086,微处理器的内部结构,2.2 8086,微处理器的引脚功能,2.3 8086CPU,的工作模式,2.4 8086CPU,的基本总线时序,2,重点及难点,重点：,存储器管理,Intel8086,内部结构,难点：,8086,处理器引脚含义及连接,8086CPU,的总线时序,3,2.1 8086,微处理器的内部结构,8086,是,Intel,系列的,16,位微处理器，有,16,根数据线和,20,根地址线。,时钟频率,:5MHZ,、,8MHZ,、,10MHZ,I/O,端口,:64KB,个,(8,位,),，并且两个编号相邻的端口可以组合成一个,16,位端口。,字长：,CPU,可以一次处理的二进制数的位数,可寻址的地址空间达,2,20,=1MB,。,4,一,.,总体功能结构,8086CPU,从功能结构上来讲，可以分为两大部分，即执行部件（,Execution Unit, EU,）和总线接口部件（,Bus Interface Unit, BIU,）,5,1. EU,部件,负责指令的执行，包括,通用寄存器、专用寄存器、标志寄,存器及运算器,（,ALU,）等部分组成。,当指令要求将数据写到存储器或者,I/O,电路，或需从存储器和,I/O,电路读取数据时，,EU,向,BIU,发出请求，,BIU,自动完成这些操作,若执行的是一条转移指令，则存放在指令队列缓冲器中的指令就没有用了，应到新的地址单元去取出指令。,BIU,新取出的第一条指令将直接送到,EU,中去执行，随后重新填充指令队列缓冲器,6,（,1,）通用寄存器组,AX, BX, CX, DX:,存放,16,位,数据或地址,AH, AL, BH, BL, CH, CL, DH, DL:,8,位,寄存器,注：,AH,等用于,8,位寄存器使用时只可存放数据，,不能存放地址；,一般情况，这些寄存器是用在算术运算或逻辑运算指令中，以进行算术逻辑运算。,某指令中，它们有特定的用途：如,AX,作累加器用；,BX,作基址（,Base,）寄存器，如在查表指令,XLAT,中存放表的起始地址；,CX,作计数（,Count,）,寄存器，如在数据串操作指令的,REP,中用,CX,存放数据单元的个数作为循环操作的次数；,DX,作数据（,Data,）寄存器，如在字的除法运算指令,DIV,中，存放余数。,7,主要用于存放,I/O,或存储器的端口地址。,(2),专用寄存器,SP,、,BP,、,SI,、,DI,指针寄存器,SP,和,BP,：,存取位于当前堆栈段中的数据，,但,SP,和,BP,在使用上有区别。,入栈（,PUSH,）和出栈,（,POP,）指令是由,SP,给出栈顶的偏移地址，故称为堆,栈指针寄存器,。,BP,则是用来存放位于堆栈段中的一个,数据区基址的偏移地址的，故称作基址指针寄存器,。,变址寄存器,SI,和,DI,：,是用来存放当前数据段的偏移地址,的。在字符串操作中，源操作数地址的偏置放于,SI,中，,所以,SI,称为源变址寄存器；目的操作数地址的偏置放于,DI,中，所以,DI,称为目的变址寄存器。,8,（,3,） 算数逻辑单元,ALU,主要是进行算术和逻辑运算的部件,（,4,）状态标志寄存器（,Flag Register, FR,）,9,8086 CPU,的状态标志寄存器是一个,16,位,的寄存器，,9,个位用作标志位，其中状态标志位有,6,个，控制标志有,3,个。,状态标志,，,用来表示运算结果的特征，它们是：,CF,、,PF,、,AF,、,ZF,、,SF,和,OF,；,这,6,位都是逻辑值，判断结果为逻辑真（,true,）时其值为,1,；判断结果为逻辑假（,false,）时，其值为,0,。,控制标志,，用来控制,CPU,的操作，,IF,、,DF,和,TF,。,10,e.g. A=10110110,，,B=01101000,则：,A+B=,1,0001 1110, CF=1,（有进位）；,PF=1,（奇偶校验，运算结果中有偶数个,1,）；,AF=0,（辅助进位，低,4,位向高,4,位无借位）；,ZF=0,（运算结果不为,0,）；,SF=0,（符号标志，运算结果最高位,D7,为,0,）；,OF=0,（溢出标志，运算结果没超过范围,-128+127,）。,1 0 1 1 0 1 1 0,+ 0 1 1 0 1 0 0 0,1 0 0 0 1 1 1 1 0,11,2,. BIU,部件,负责,CPU,与外部即存贮器、,I/O,端口传送信息 。,BIU,负责从指定内存单元中取出指令，送到指令队列缓冲器中排队,指令队列缓冲器,是一个,6,字节的,RAM,存储器，队列中最多可同时存放,6,个字节的指令，取来的指令是按字节顺序存放的,当队列中有两个以上的指令字节空时，,BIU,会自动执行总线操作，继续取指令,在执行指令时，如果需要取操作数，则也由,BIU,从内存或者,I/O,口指定区域取出，送,EU,部件执行,12,BIU,由四部分组成 ：,(1),四个,16,位的段地址寄存器：,CS,代码段寄存器，定义代码段基址，,该段存放指令代码,DS,数据段寄存器，定义数据段基址,该段存放数据,ES,附加段寄存器，定义附加段基址,同,DS,类似,SS,堆栈段寄存器，定义堆栈段基址,该段做堆栈区使用,(2) 16,位指令指针寄存器,IP,。,(3) 20,位的地址加法器。,(4) 6,字节的指令队列 。,提供段基址以构成物理地址，不能参与算术逻辑运算,13,8086,的指令执行方式,取指,1,取指,2,取指,3,取指,4,取数据,取指,5,等待,执行,1,执行,2,执行,3,执行,4,执行,5,BIU,EU,8086CPU,取指与执行并行进行，大大减少了等待取指令所需要的时间，提高了,CPU,的工作效率,传统处理器的执行方式,取指,1,执行,1,取指,2,执行,2,取指,3,执行,3,14,二,.,存储器的管理,15,16,逻辑地址,LA,：是一相对地址，包含段寄存器的内容和段内偏移，某条指令的逻辑地址可表示为：,CS,：,IP,段内偏移量,EA,：是指某存储单元离开该段段首址的字节数,物理地址,PA,：是指某个存储单元的实际,20bit,的地址，又叫绝对地址,物理地址,=,段基址,16,+,偏移量,二进制：段基址左移四位，低位填,0,十六进制：段基址左移一位，低位填,0,17,物理地址,=,段基址左移,4,位（低位补,0,）,+,偏移量,18,19,注意：,CS=0000H,，,IP=1051H,，,CS=0100H,，,IP=0051H,，,相同的物理地址可以由不同的逻辑地址得到,物理地址,01051H,物理地址,01051H,20,三,.8086,内存的组织和,CPU,对存储器的访问,(1),内存的组织形式,内存是按字节编址的，每个存储单元中存放一个,8bit,二进制数,（一个字节，,1Byte,），若一个数据长度为,2B,（一个字），则放在连续两个单元中，高字节放高地址单元，低字节放低地址单元。,字的地址用低字节存储地址表示。,存储器分成两个部分，每部分为,512KB,。一部分叫,偶存储体,，其中内存单元的地址码都是偶数如,00000H,、,00002H,等，该存储体的数据总线对应接,CPU,数据总线的,低,8,位,；另一部分叫,奇存储体,，其中内存单元的地址码都是奇数，如,00001H,、,00003H,等，该存储体的数据总线对应接,CPU,数据总线的,高,8,位,。,21,CPU,的地址线,A,0,作为偶存储体的片选信号。,BHE,作为奇存储体的片选信号。,（,2,）,CPU,对内存的访问,22,（,3,）,CPU,对数据字的访问,CPU,如要访问一个偶地址的数据字 ，那么用,D,15,D,0,16,条数据总线可一次访问成功。若要访问一个奇地址的数据字到,CPU,，需要两次访问才能获得这个数据字。第一次用,D,15,D,8,访问奇存储体的低字节，第二次用,D,7,D,0,访问偶存储体的高字节。,23,为了提高对数据字的访问速度，应将数据字的低字节放在偶存储体中，即使数据字的地址码为偶数。这样在存储器中存储的数据字叫,对准字,。而地址码为奇数的数据字叫,未对准字,。,24,Review:8086,微处理器,基本参数：,16,根数据线，,20,根地址线,结构：,EU,，,BIU,EU,：四部分,BIU,：四部分,物理地址的形成,内存的组织形式,25,2.22.3 8086CPU,的工作模式和引脚功能,引脚的基本知识,引脚的功能,信号的流向,有效电平,三态能力,引脚的复用,指引脚信号的定义、作用；通常采用英文单词或其缩写表示,信号从芯片向外输出，还是从外部输入芯片，或者是双向的,起作用的逻辑电平高、低电平有效上升、下降边沿有效,以少量的引脚提供更多的功能,输出正常的低电平、高电平外，还可以输出高阻的第三态,26,一,. 8086,的两种工作模式,最小工作模式：,即由,8086,组成的单处理器系统，所有的总线控制信号都由,8086,直接产生，系统中的总线控制逻辑电路被减到最少,最大工作模式：,即由,8086,组成的中等规模或大规模系统，包含两个或多个处理器，,8086,为主处理器，其它为协处理器,27,二,. 8086,引脚图,8086,为双列直插式封装，有,40,引脚，但总线信号量却大于,40,，故采用分时复用技术,一个引脚在不同的时刻具有两个甚至多个作用,28,（,1,）地址线、数据线和状态线,AD,15,AD,0,（双向，三态）：地址,/,数据,分时复用,总线 。,为低,16,位地址,/,数据的复用引脚线。采用分时的多路转换方法来实现对地址线和数据线的复用。在,DMA,方式时，这些引线被浮空，置为高阻状态。,A,19,/S,6,、,A,18,/S,5,、,A,17,/S,4,、,A,16,/S,3,（输出，三态）：地址,/,状态,复用,线。,BHE/S,7,（输出，三态）：,为高,8,位数据总线允许状态复用引脚。,8086,有,16,根数据线，可以用高,8,位数据线传送一个字节，也可以用低,8,位数据线传送一个字节，还可以一次传送一个字，,BHE*,是用来区分这几类传输的。,1,.,最小模式下引脚信号及功能,29,（,2,）控制线,RD,（输出，三态） ：,读,信号线，与,M/IO,配合使用 。,WR,：,写,信号线（输出，三态） 。,M/IO(,输出，三态,),：,存储器,或,I/O,端口访问信号。,READY,（输入） ：,准备就绪,信号 。,是由选中的,存储器或,I/O,端口送来的响应信号,，当有效时（高电平），表示被访问的存储器或,I/O,端口已准备就绪，可完成一次数据传送。,INTR,（输入）：可屏蔽,中断请求,信号 。,30,INTA,（输出）：,中断响应,信号 。,CPU,向外输出的中断响应信号，用于对外部中断源发出的中断请求的响应。,NMI,（输入）：非,可屏蔽,中断请求信号 。,TEST,（输入）：,测试,信号，,低电平有效。信号和,WAIT,指令配合使用。当,CPU,执行,WAIT,指令时，,CPU,处于等待状态，并且每隔,5,个,T,对该信号进行一次测试，一旦检测到,TEST,信号为低，则结束等待状态，继续执行,WAIT,指令下面的指令。,WAIT,指令是使,CPU,与外部硬件同步的，,TEST,相当于外部硬件的同步信号。,RESET,（输入）：,复位,信号 ，输入，高电平有效 。,31,ALE,（输出）：,地址锁存,允许信号 。,ALE,下降沿锁存地址。,DT/R,（输出，三态）：数据,发送,/,接收,控制信号 。,在使用,8286,或,74LS245,数据收发器的最小模式系统中，用,DT/ R,来控制数据传送方向。,DT/ R,为低电平，进行数据接收（,CPU,读），即收发器把系统数据总线上的数据读进来。当,CPU,处在,DMA,方式时，此线浮空。,DEN,（输出，三态）：,数据允许信号,。,在使用,8286,或,74LS245,数据收发器的最小模式系统中，允许收发器和系统数据总线进行数据传送。,HOLD,（输入）：总线请求信号 。,当系统中,CPU,之外的总线主设备要求使用总线时，通过,HOLD,引脚向,CPU,发出请求。,32,HLDA,（输出）：总线请求响应信号 。,当,HLDA,有效（高电平）时，表示,CPU,对总线请求主设备作出响应，同意让出总线，与,CPU,相连的三态引脚都被浮置为高阻态。,MN/MX,：,工作模式选择,信号。,（,3,）其它,CLK,：,8086,时钟,信号 。,Vcc,：电源。,8086,用单一的,+5V,电压。,GND,：地线。,33,“,引脚”小结,CPU,引脚是系统总线的基本信号,可以分成三类信号：,16,位数据线：,D,0,D,16,20,位地址线：,A,0,A,19,控制线：,ALE,、,M/IO,、,WR,、,RD,、,READY,INTR,、,INTA,、,NMI,，,HOLD,、,HLDA,RESET,、,CLK,、,Vcc,、,GND,34,三、 最小工作模式系统,最小模式硬件连接特点：,MN/MX,接高电平（,+5V,），决定了,8086,工作在最小模式,有,3,片,8282,或,74LS373,，用来做地址锁存器,当系统中所连存储器和外设较多时，需要增加数据总线的驱动能力，要用两片,8286/8287,作为总线（数据）收发器,有一片,8284A,，作为时钟发生器,35,1.,地址锁存器,8282,或,74LS373,具有三态输出的,TTL,电平锁存器,STB,电平锁存引脚,OE,输出允许引脚,8282,36,74LS373,具有三态输出的,TTL,电平锁存器,LE,电平锁存引脚,OE,输出允许引脚,37,2.,数据收发器,8286,8,位双向缓冲器,控制端连接在一起， 低电平有效,可以双向导通,输出与输入同相,OE,0,，导通,T,1 AB,T,0 AB,OE,1,，不导通,38,3.,时钟发生器,8284,39,最小模式的总线形成,AD,7,AD,0,A,15,A,8,A,19,/S,6,A,16,/S,3,+5V,8086,ALE,8282,STB,系统总线信号,A,19,A,16,A,15,A,8,A,7,A,0,D,7,D,0,M/IO,RD,WR,8282,STB,8282,STB,8286,T,MN/MX,IO/M,RD,WR,DT/R,DEN,（,1,）,20,位地址总线,采用,3,个三态地址锁存器,8282,进行锁存和驱动,（,2,）,16,位数据总线,采用,2,个数据收发器,8286,进行驱动,（,3,）系统控制信号,由,8086,引脚直接提供,AD,15,AD,8,T,8286,D,15,D,8,BHE,BHE,40,2.4 8086CPU,的基本总线控制时序,指令周期,执行一条指令所需的时间。一个指令周期由一个或几个总线周期组成。,总线周期,通过总线对存储器或,I/O,接口进行一次访问所需要的时间。一般包括,4,个时钟周期。,时钟周期,一个时钟脉冲所持续的时间。,4,个时钟周期编号为,T1,、,T2,、,T3,和,T4,总线周期中的时钟周期也被称作“,T,状态”,等待周期：,是在一个总线周期的,T3,和,T4,之间，,CPU,根据,Ready,信号来确定是否插入,T,W,，插入几个,T,W,。,41,一、最小方式下的总线读操作,T1,状态,输出,20,位存储器地址,A,19, A,0,IO/M*,输出低电平，表示存储器操作；,ALE,输出正脉冲，表示复用总线输出地址,T2,状态,输出控制信号,RD*,T3,和,Tw,状态,检测数据传送是否能够完成,T4,状态,完成数据传送,42,二、最小方式下的总线写操作,T1,状态,输出,20,位存储器地址,A19 A0,IO/M*,输出低电平，表示存储器操作；,ALE,输出正脉冲，表示复用总线输出地址,T2,状态,输出控制信号,WR*,和数据,D15 D0,T3,和,Tw,状态,检测数据传送是否能够完成,T4,状态,完成数据传送,43,